JPH0532905B2 - - Google Patents

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JPH0532905B2
JPH0532905B2 JP1097247A JP9724789A JPH0532905B2 JP H0532905 B2 JPH0532905 B2 JP H0532905B2 JP 1097247 A JP1097247 A JP 1097247A JP 9724789 A JP9724789 A JP 9724789A JP H0532905 B2 JPH0532905 B2 JP H0532905B2
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layer
substrate
etching
wafer
deep
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Jei Doreiku Donarudo
Jii Hookinsu Uiriamu
Aaru Kanpaneri Maikeru
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Original Assignee
Xerox Corp
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Publication date
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Publication of JPH0532905B2 publication Critical patent/JPH0532905B2/ja
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、大型半導体アレイ、すなわち半導体
集積回路チツプを一列に並べて直線または二次元
アレイを作れるように、正確に突き合わせること
が可能な縁を持つ半導体回路チツプを切り離す方
法に関するものである。
発明が解決しようとする課題 半導体集積回路ICチツプを突き合わせて、す
なわち一列に並べて、互いに接着し、ページ幅一
杯の直線アレイまたは二次元アレイを作ることが
できる簡単かつ安価な方法を求める声が高まつて
いる。また、デイスプレイ、読取り／書込み用イ
メージ・バー、サーマル・インクジエツト・プリ
ンタなど、種々の用途に使用できる大面積アレイ
の出現が要望されている。通常は、１個のウエー
ハの上に多数のICチツプを形成し、ダイシング
加工（せん断作用によつて切り離すこと）によつ
て相互に切り離す。次に、チツプを試験し、合格
したチツプを接着してより大きなアレイを製作す
る。このダイシング加工は、エツチングされた結
晶面に沿つて縁を残して「割れ」を生じさせた
り、時には「割れ」の近くの回路の上にあるパツ
シベーシヨン層に損傷を与えることがある。ダイ
シング加工に伴う別の問題点は、一列に並べたチ
ツプが同じ高さにならないことと、一列に並べべ
たチツプ表面が互いにある角度をなしているた
め、若干の横方向ミスアライメントが生じること
である。
課題を解決するための手段 本発明の課題は、複数の集積回路チツプを互い
に接合して大面積アレイを製作できるように、こ
れまで開示されていない方法を使用して、上記の
問題を生じさせず、集積回路チツプを切離す方法
を提供することである。本発明は、第１の特徴と
して、方向依存性エツチング工程と反応性イオ
ン・エツチング工程を組み合わせて、集積回路チ
ツプの縁や表面に損傷を与えずに、集積回路チツ
プを切り離すことができるように、ウエーハの二
次加工方法を修正している。詳しく述べると、本
発明による結晶基板の上に形成した集積回路チツ
プを切り離す方法は、(a)前記基板の上面に、反応
性イオン・エツチング加工により、所定の交差す
る横の境界線に沿つて複数の垂直方向深溝を形成
する工程、(b)前記深溝にエツチング可能物質を充
てんする工程、(c)前記横の境界線を有する前記基
板の表面に複数の集積回路を形成する工程、(d)前
記基板の両面を不活性化する工程、(e)基板の下面
に、前記垂直深溝とほぼ一直線をなして複数のＶ
形溝穴をエツチングする工程から成り、前記エツ
チングは前記深溝の中まで腐食し、前記エツチン
グ可能物質を前記深溝から除去するように適して
いること、前記集積回路チツプは前記上面エツチ
ング工程(a)と前記下面エツチング工程(e)の組合せ
作用によつて切り離され、そして前記集積回路チ
ツプは前記垂直深溝の形成によつて生じた平らな
接合面を有していることが特徴である。
従来の技術 次の特許文献は、本発明に関係があると考えら
れるものである。すなわち、米国特許者4612554
号は、２個の同一部分からインクジエツト印字ヘ
ツドとその製造方法を開示している。印字ヘツド
の各部分上、発熱体の直線アレイの間の印字ヘツ
ドの各部分に、異方性エツチングにより複数のＶ
形溝が形成される。これらのＶ溝によつて、印字
ヘツドは自動的に自己整合し、ぴつたり合わさ
る。
米国特許第4589952号は、シリコン基板にほぼ
垂直な側壁を有する深溝を作る方法を開示してい
る。深溝は、基板の表面に、厚いフオトレジスト
層、シリコン窒化層、薄いフオトレジスト層を順
次形成し、その後、反応性イオン・エツチングで
形成される。
実施例 第１図および第２図に示すように、半導体材料
でできたウエーハ１０は、向かい合つた２つの表
面１２，１４を有する。ここでは、説明の便宜
上、ウエーハ１０は、＜100＞結晶軸を有するシリ
コンであるとする。しかし、以下に開示する本方
法は、基本的に、ほとんどの結晶物質に適用する
ことができ、シリコンに限定されない。
第２図において、ウエーハ１０の表面は、想像
線１６，１８で格子パターンに区分されており、
その中にICチツプ２０が形成される。ICチツプ
２０は、同一であつてもよいし、特定の用途に応
じて互いに異なつていてもよい。説明の便宜上、
チツプ２０は、個々に組み立ててページ幅インク
ジエツト印字ヘツドを作ることが可能な複数の同
一集積回路であるとする。各ICチツプ２０は、
電子的検出素子または印字素子の配列と、チツプ
の相互接続を可能にするのに必要な関連回路網を
含んでいる。特定のインクジエツト印字装置の場
合、各チツプ２０は、その内部に、一体構造のト
ランジスタ駆動論理回路と抵抗発熱体が形成され
る。本発明の譲受人が譲り受けて1988年３月４日
に米国特許庁に出願した米国特許出願、発明の名
称「サーマル・インクジエツト・プリンタ用モノ
リシツク・シリコン集積回路チツプ」には、この
機能を有するモノリシツク集積回路チツプを製造
するのに用いた加工工程が記載されている。適切
な加工工程の後、チツプ２０を切り離した、次
に、互いに接合し、チヤンネル板と抵抗発熱体を
有するページ幅サーマル・インクジエツト印字ヘ
ツドを作る。
ウエーハ１０を加工して所望の回路を形成する
前に、最後のエツチング工程で、チツプ２０を切
り離すことができるように、切り離し線１６，１
８に沿つた加工工程を実施する。第３図は、第２
図の円で囲つた領域の断面図である。円で囲つた
領域は、１本の切り離し線１６の両側まで延びて
いる。次の説明は、すべて線１６，１８に沿つた
前記チツプ切り離し加工工程に関係があることが
わかるであろう。第３図に示すように、p+層３
０を、表面から約10ミクロン下のウエーハ１０内
に形成する。p+層３０は、約２〜３ミクロンの
厚さを有し、ウエーハ１０を下面からエツチング
するとき方向依存性エツチング・ストツプ（停止
層）として用いている。p+層３０は、約10ミク
ロンの厚さの薄くドープしたp-層３２の下に形
成される。最初の加工工程は、反応性イオン・エ
ツチング法を用いてウエーハ表面に垂直深溝３４
をエツチングすることである。周知のように、こ
のエツチングは、高精度の方向性（異方性）腐食
に特徴があり、ほぼ垂直な側壁を形成することが
できる。深溝３４は、一般に、２〜３ミクロンの
幅と約10ミクロンの深さを有し、層３０と３２を
貫通している。深溝３４を酸化してフイールド酸
化層３６を形成した後、低圧CVDポリシリコン
を充てんして、ポリシリコン・プラグ３８を形成
する。
次に、前記米国特許出願に開示されている方法
を使用する通常のウエーハ製作順序を実施して、
回路の論理素子と検出素子または印字素子を形成
する。論理回路と抵抗発熱体の製作順序が終了し
たあと、チツプをPSGで不活性化し、続いてチ
ツプの上面と下面をプラズマ・エンハンスド
Si3N4被覆層４０，４２で被覆する（第４図）。
プラズマ窒化層を蒸着する前に、ボンデイング・
パツドを露出させるため、PSGをパターニング
（開孔）する。次に、ウエーハの下面のプラズマ
窒化物被覆層をパターニングし、IRアライナー
を使用して整合する。プラズマ窒化被覆層は、
p+層３０で終わつている方向依存性エツチング
（点線で示す）によつ完成した回路網が侵食され
ないようにする。代わりに、シリコンまたはエチ
レン・プロピレン弾性材料に当て、テフロンまた
はステンレス鋼でしつかり締め付けて、ウエーハ
の前面を保護することもできる。エツチングは
ODEエツチングマスクを通して行うが、マスク
にある程度の寛容度が与えられている限り、マス
クと深溝３４との整合性は重要でない。ODEエ
ツチングを中断して、シヨートウエツト酸化物エ
ツチング剤（酸化物緩衝エツチング剤）を使用
し、深溝３４の底の酸化層４４（第３図）を腐食
させて貫通させる。次に、ウエーハをODEエツ
チング液入れて、ポリシリコン・プラグ３８を腐
食させ除去する。第５図は、CDEエツチングに
よつて深溝３４が溝穴と出会つた結果、２個の隣
り合うチツプ２０が切り離された時点のウエーハ
を示す。この時点で、Si3N4層４０，４２がプラ
ズマ・エツチングによつて除去され、オーム接触
のためウエーハの下面に金属皮膜が塗布される。
第５図に示すように、この切り離しによつて、各
チツプ２０に平たんな接合面５０，５２が生じ
る。２個のチツプ２０には鋭い縁がなく、試験に
より使用可能と仮定して、互いに突きわせること
ができる。接合面は平たんであるから、ある程度
の横方向（垂直方向）のミスアライメントは許容
され、チツプとチツプを確実に正しく一列に並べ
ることができる。この加工とエツチングによる切
り離しを、すべてのチツプ２０を区分しているす
べての線１６，１８（第２図）に沿つて実施す
る。次に、チツプを試験し、一列にならべ、他の
チツプに接着して、所望する大面積アレイを製作
することができる。
第３図〜第５図について説明したチツプ２０を
作るのに、以下の第２の方法を使用することがで
きる。それらの図では、第１の例として、深溝３
４は、平たんな接合面５０，５２を有するように
作られている。代わりに、第６図と第７図に示す
ように、不規則なくさび形の輪郭を有する接合面
を形成することができる。この異なる輪郭をもつ
接合面は、適当なフオトマスクを使用してレジス
トを露光することによつて、形成することができ
る。２つの接合面が舌部と溝部のように互いには
まるように、各接合面５０ａ，５０ｂ，５２ｂ
は、相手側の接合面と個々にぴつたりはまり合
う。この修正により、Ｘ方向にもＹ方向にも正確
に整合させることができ、かつ端面と端面の整合
ばかりでなく側面と側面の整合が保証される。
さらに別の修正として、ある種の用途において
は、第５図に示したp-基板の代わりにp+基板を
使用することが望ましいことがある。たとえば、
高密度メモリを含む最新のCMOSチツプの場合
には、出発材料として、p-／p+ウエーハが使用
される。第５図のp-層１４をp+層で置き換える
には、ｐ＋層がODEエツチング液内でp-ウエー
ハと同じ速度でエツチングされるように、その抵
抗率は十分高くなければならない。実際には、
0.01Ω-cmの抵抗率が適当である。
第３の修正として、能動回路をウエーハの中心
に向けてずらすことができるような一定の用途
（たとえば、サーマル・インクジエツト抵抗発熱
体またはイオノグラフイツク印字ヘツド）の場合
には、p-層３２（第３図）を省いて、p+層３０
を深溝の接合面のすぐ近くの領域に限定すること
ができる。第８図に示すように、p+層６０は、
深溝６２の接合面に近い領域のみをさらすマスク
を通して拡散することで形成する。したがつて、
比較のため第３図を参照すると、p-層３２は省
かれており、p+層６０は深溝の接合面に近い図
示した領域に限定されている。
第９図〜第１１図を参照すると、本発明のさら
に別の特徴として、ウエーハ１４′の加工の前に、
ウエーハの上面に、２ミクロンのSiO2マスク７
０を蒸着する。次に、線１６，１８（第２図）に
沿つて反応性イオン・エツチング加工し、幅が３
ミクロン、深さが10ミクロンの深溝７２を形成す
る。次に、SiO2マスク７０を除去して、ウエー
ハ１４′を再酸化させる。もし３ミクロン以下の
深溝７２が形成されていれば、２ミクロンの熱酸
化膜が深溝の上部の上にかぶさるので、深溝（第
１０図）に干渉することなく、ウエーハ表面に対
し次の加工ができる。ウエーハの加工の最後に、
深溝のそばのSiO2を開孔エツチングで除去する。
すなわち、レジスト層７４を再び塗布し、パター
ンを形成して、最後のSiO2エツチングにより深
溝からSiO2を除去する（第１１図）。開孔エツチ
ングの目的は、集積回路チツプの回路網を保護
し、かつ深溝のSiO2エツチングのときチツプ不
活性化SiO2の厳しいアンダーカツトを避けるた
めに、レジストに裸のシリコン基板を提供するた
めである。
第１２図は、垂直深溝７２が示されている、加
工後のウエーハ側面図である。深溝の中心線から
中心線がずれている溝穴７４′を、既知のダイシ
ング加工によつて形成する。次に、ウエーハ１
４′を、それぞれの深溝７２の所に折り曲げ力を
加えて、点線で示すように切り離す。切り離した
チツプ２０を、試験に合格したものと仮定して、
第１３図に示すように、互いに突き合わせる（接
合）する。接合面８４ａ，８４ｂは、従来の鋭い
縁の代わりに、平らな垂直縁を有している。従つ
て、２個の突き合わせたチツプ２０が相違してい
ても、横方向の変位は生じない。
第１４図と第１５図は、さらに別の実施例であ
る。第１４図において、深溝７２と交わる溝穴４
０を形成する。この実施例の方法を用いれば、第
１２図と第１３図の実施例の折り割り方式に付随
して起こる損傷がなく、正確な接合面８４ｃ，８
４ｄを作ることができる。
上に述べたチツプ加工および切り離し方法は、
個々のダイス片を正確に、損傷させずに突き合わ
せる必要があるどのような用途にも適用できる。
特定の用途のサーマル・インクジエツト・プリン
タの場合は、二層ウエーハ・サンドイツチを切り
離して個々の接合可能なチツプにする必要があ
る。もし深溝ダイス・カツトが下部（抵抗発熱
体）ウエーハを切り離した後サンドイツチの切り
離しを妨げないように、上部ウエーハ（チヤンネ
ル板）が設計されていれば、上記の切り離しは、
上に述べた方法で実施することができる。第１６
図と第１７図は、上記の分離がどのようにして実
施するかを示す。第１６図は、上部ウエーハ９０
と下部ウエーハ９２を有する拡大部分断面図を示
す。上部ウエーハ９０には複数のチヤンネル板９
４が形成されており、下部ウエーハ９２には複数
の抵抗発熱体板９６が一体構造で形成されてい
る。切り離し領域で互いに接合せずに、抵抗発熱
体板とチヤンネル板を接着剤で強固に接着した
後、ダイシング・ソーで容易に切断できる領域
で、チヤンネル板の前部と後部を接合するよう
に、チヤンネル板９４は作られている。そのあと
残つている工程は、抵抗発熱体ウエーハの下面に
沿つて反応性イオン・エツチング深溝１００まで
ダイシング・カツト９８（第１７図）をしてウエ
ーハからサンドイツチ・ダイスを切り離す工程だ
けである。
上に述べたどれかの方法を用いてチツプを切り
離した後、いくつかの既知の方法を用いて、それ
らのチツプを正確に接合する、すなわち一列に並
べることができる。たとえば、閉ループ光学パタ
ーン認識装置の下で動作する真空ロボツトを用い
て、チツプ２０を一直線に並べることができる。
【図面の簡単な説明】
第１図は、半導体結晶材料の＜100＞結晶軸ウ
エーハの側面図、第２図は、個々のチツプを切り
離す前のシリコン・ウエーハの平面図、第３図
は、最初のチツプ加工・切り離し工程の詳細を示
す、第２図のウエーハの部分拡大横断面図、第４
図は、第２の加工工程の後の第３図のウエーハの
断面図、第５図は、チツプを切り離した後の第３
図のウエーハの断面図、第６図と第７図は、第５
図の実施例のチツプ縁とは異なる寸法形状のチツ
プ接合縁の輪郭図、第８図は、第２のチツプ加
工・切り離し方法を示す、第２図のウエーハの部
分拡大横断面図、第９図〜第１１図は、第３のチ
ツプ加工・切り離し方法を示す、第２図のウエー
ハの部分拡大横断面図、第１２図は、第９図〜第
１１図に示した加工・切り離し工程後のウエーハ
の側面図、第１３図は、第１２図のウエーハから
切り離されたチツプを接合した図、第１４図は、
反応性イオン・エツチングによる深溝に出会うダ
イシング・カツトによつて、第２図のウエーハか
らチツプを切り離す別の実施例の断面図、第１５
図は、第１４図の加工によつて作られたチツプを
接合した図、第１６図と第１７図は、それぞれ、
本発明のエツチング加工・切り離し方法によつて
製作された二層ウエーハ・インクジエツト印字ヘ
ツドの側面図と平面図である。 符号の説明、１０……ウエーハ、１２，１４…
…向かい合う表面、１４′……ｐ‐シリコン層
（ウエーハ）、１６，１８……切り離し線、２０…
…ICチツプ、３０……p+層、３２……p-層、３
４……垂直深溝、３６……フイールド酸化層、３
８……ポリシリコン・プラグ、４０，４２……
Si3N4膜、４４……酸化層、５０，５２……平ら
な接合面、５０ａ，５０ｂ……接合縁、５２ａ，
５２ｂ……接合縁、６０……p+層（ウエーハ）、
６２……深溝、７０……SiO2マスク、７２……
深溝、７４……レジスト層、７４′……溝穴、８
４ａ，８４ｂ，８４ｃ，８４ｄ……接合面、９０
……上部ウエーハ、９２……下部ウエーハ、９４
……チヤンネル板、９６……発熱抵抗体板、９８
……ダイス・カツト、１００……イオン・エツチ
ング深溝。

Claims (1)

  1. 【特許請求の範囲】 １ 結晶基板の上に形成した集積回路を切り離す
    方法であつて、 (a) 前記基板の上面に、反応性イオン・エツチン
    グ加工により、所定の交差する横の境界線に沿
    つて複数の垂直方向深溝を形成する工程と、 (b) 前記深溝にエツチング可能物質を充填する工
    程と、 (c) 前記横の境界線を有する前記基板の表面に複
    数の集積回路を形成する工程と、 (d) 前記基板の両面を不活性化する工程と、 (e) 基板の下面に、前記垂直深溝とほぼ一致する
    ように複数の溝をエツチングする工程と を包含し、前記エツチングで前記深溝の中まで腐
    蝕させ、前記エツチング可能物質を前記深溝から
    除去するようになつており、前記集積回路チツプ
    を前記上面エツチング工程(a)と前記下面エツチン
    グ工程(e)の組合せ作用によつて切り離し、前記集
    積回路チツプに垂直深溝の形成によつて生じた平
    らな接合面を形成することを特徴とする方法。 ２ 請求項１記載の方法において、前記基板がシ
    リコン・ウエーフアであることを特徴とする方
    法。 ３ 請求項２記載の方法において、前記深溝に隣
    接してp+層を形成する工程を包含し、このp+層
    が溝エツチングに対する止めとして作用すること
    を特徴とする方法。 ４ 請求項２記載の方法において、埋め込みn-
    層を形成し、ODE溝エツチングのための止めと
    して逆バイアス接合部を用いることを特徴とする
    方法。 ５ 請求項３記載の方法において、前記p+層が
    深溝の両側での基板の上面への拡散によつて形成
    され、深溝の側面にほぼ等しい垂直距離をのびて
    いることを特徴とする方法。 ６ 請求項３記載の方法において、前記p+層が
    前記ウエーフアの表面の下方で前記深溝の底付近
    に形成してあり、また、前記p+層上方に軽くド
    ープ処理したp-層を形成する工程をさらに包含
    することを特徴とする方法。 ７ 請求項３記載の方法において、前記深溝を３
    ミクロンの幅、約10ミクロンの深さで形成したこ
    とを特徴とする方法。 ８ 請求項２記載の方法において、深溝を酸化
    し、ポリシリコンを充填する工程を包含すること
    を特徴とする方法。 ９ 請求項８記載の方法において、前記整列エツ
    チングを湿式酸素エツチング工程で中断して深溝
    の底に形成した酸素層を通してエツチングを行な
    うことを特徴とする方法。 １０ 請求項２記載の方法において、前記基板が
    p+シリコンであることを特徴とする方法。 １１ 請求項(2)記載の方法において、前記基板が
    約0.01ohm／cmの抵抗を有するｐ−シリコンであ
    ることを特徴とする方法。 １２ 請求項１記載の方法において、前記底溝が
    前記深溝の中心線からオフセツトした中心線を有
    する溝を形成するダイシング処置によつて形成さ
    れ、さらに、深溝の境界面に沿つて割ることによ
    つてチツプを反復形成する工程を包含することを
    特徴とする方法。 １３ 請求項２記載の方法において、前記集積回
    路がインクジエツト・プリントヘツド用の抵抗板
    を形成し、さらに、第２のシリコン・ウエーフア
    を前記抵抗板の上面に接合してインクジエツト・
    プリントヘツド用のチヤンネル板を形成する工程
    を包含することを特徴とする方法。
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5195371A (en) * 1988-01-13 1993-03-23 The Charles Stark Draper Laboratory, Inc. Semiconductor chip transducer
US5067233A (en) * 1989-07-24 1991-11-26 Grumman Aerospace Corporation Method of forming an integrated circuit module
US4966862A (en) * 1989-08-28 1990-10-30 Cree Research, Inc. Method of production of light emitting diodes
US4997792A (en) * 1989-11-21 1991-03-05 Eastman Kodak Company Method for separation of diode array chips during fabrication thereof
US5053836A (en) * 1989-11-21 1991-10-01 Eastman Kodak Company Cleaving of diode arrays with scribing channels
US4997793A (en) * 1989-11-21 1991-03-05 Eastman Kodak Company Method of improving cleaving of diode arrays
US5000811A (en) 1989-11-22 1991-03-19 Xerox Corporation Precision buttable subunits via dicing
US4961821A (en) * 1989-11-22 1990-10-09 Xerox Corporation Ode through holes and butt edges without edge dicing
DE4012080A1 (de) * 1990-04-14 1991-10-17 Bosch Gmbh Robert Verfahren zum aufbau von mikromechanischen sensoren
US5041190A (en) * 1990-05-16 1991-08-20 Xerox Corporation Method of fabricating channel plates and ink jet printheads containing channel plates
US5272114A (en) * 1990-12-10 1993-12-21 Amoco Corporation Method for cleaving a semiconductor crystal body
DE4114660C2 (de) * 1991-05-06 1997-09-18 Telefunken Microelectron Verfahren zur Herstellung glaspassivierter Halbleiterbauelemente
US5192959A (en) * 1991-06-03 1993-03-09 Xerox Corporation Alignment of pagewidth bars
US5160403A (en) * 1991-08-09 1992-11-03 Xerox Corporation Precision diced aligning surfaces for devices such as ink jet printheads
US5198054A (en) * 1991-08-12 1993-03-30 Xerox Corporation Method of making compensated collinear reading or writing bar arrays assembled from subunits
US5221397A (en) * 1992-11-02 1993-06-22 Xerox Corporation Fabrication of reading or writing bar arrays assembled from subunits
DE4317721C1 (de) * 1993-05-27 1994-07-21 Siemens Ag Verfahren zur Vereinzelung von Chips aus einem Wafer
US5580831A (en) * 1993-07-28 1996-12-03 Fujitsu Limited Sawcut method of forming alignment marks on two faces of a substrate
JPH07186388A (ja) * 1993-11-22 1995-07-25 Xerox Corp 大規模配列インク・ジェット・プリントヘッドおよびその製造方法
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5915370A (en) * 1996-03-13 1999-06-29 Micron Technology, Inc. Saw for segmenting a semiconductor wafer
US5882532A (en) * 1996-05-31 1999-03-16 Hewlett-Packard Company Fabrication of single-crystal silicon structures using sacrificial-layer wafer bonding
US5940685A (en) * 1996-10-28 1999-08-17 The United States Of America As Represented By The Secretary Of The Air Force Fabrication of UV-sensitive back illuminated CCD image sensors
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6448153B2 (en) * 1996-10-29 2002-09-10 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
WO1998019337A1 (en) * 1996-10-29 1998-05-07 Trusi Technologies, Llc Integrated circuits and methods for their fabrication
US6290861B1 (en) * 1997-07-15 2001-09-18 Silverbrook Research Pty Ltd Method of manufacture of a conductive PTFE bend actuator vented ink jet printer
US5972781A (en) * 1997-09-30 1999-10-26 Siemens Aktiengesellschaft Method for producing semiconductor chips
US6339881B1 (en) * 1997-11-17 2002-01-22 Xerox Corporation Ink jet printhead and method for its manufacture
US6013540A (en) * 1998-05-01 2000-01-11 Lucent Technologies, Inc. Laser diode with substrate-side protection
US6033489A (en) * 1998-05-29 2000-03-07 Fairchild Semiconductor Corp. Semiconductor substrate and method of making same
US6449831B1 (en) * 1998-06-19 2002-09-17 Lexmark International, Inc Process for making a heater chip module
US6131263A (en) * 1998-10-26 2000-10-17 Lucent Technologies Inc. Method and apparatus for releasing laser bars after facet coating
US20020118253A1 (en) * 2000-03-21 2002-08-29 Nec Corporation Ink jet head having improved pressure chamber and its manufacturing method
JP2001260366A (ja) 2000-03-21 2001-09-25 Nec Corp インクジェット記録ヘッドおよびその製造方法
EP1148544A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zum Dünnen eines Substrats
US6425971B1 (en) * 2000-05-10 2002-07-30 Silverbrook Research Pty Ltd Method of fabricating devices incorporating microelectromechanical systems using UV curable tapes
US6402301B1 (en) 2000-10-27 2002-06-11 Lexmark International, Inc Ink jet printheads and methods therefor
US6629756B2 (en) 2001-02-20 2003-10-07 Lexmark International, Inc. Ink jet printheads and methods therefor
US6982184B2 (en) * 2001-05-02 2006-01-03 Silverbrook Research Pty Ltd Method of fabricating MEMS devices on a silicon wafer
DE10122839B4 (de) * 2001-05-11 2007-11-29 Qimonda Ag Verfahren zum Vereinzeln von Halbleiterstrukturen sowie zum Vereinzeln vorbereitetes Halbleitersubstrat
US6679587B2 (en) * 2001-10-31 2004-01-20 Hewlett-Packard Development Company, L.P. Fluid ejection device with a composite substrate
US6902867B2 (en) * 2002-10-02 2005-06-07 Lexmark International, Inc. Ink jet printheads and methods therefor
US20050023260A1 (en) * 2003-01-10 2005-02-03 Shinya Takyu Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
DE102005046479B4 (de) * 2005-09-28 2008-12-18 Infineon Technologies Austria Ag Verfahren zum Spalten von spröden Materialien mittels Trenching Technologie
JP2012510384A (ja) * 2008-12-02 2012-05-10 オセ−テクノロジーズ ビーブイ インクジェットプリントヘッドの製造方法
US8118405B2 (en) * 2008-12-18 2012-02-21 Eastman Kodak Company Buttable printhead module and pagewide printhead
US8995485B2 (en) 2009-02-17 2015-03-31 Trilumina Corp. High brightness pulsed VCSEL sources
US8995493B2 (en) 2009-02-17 2015-03-31 Trilumina Corp. Microlenses for multibeam arrays of optoelectronic devices for high frequency operation
US10038304B2 (en) 2009-02-17 2018-07-31 Trilumina Corp. Laser arrays for variable optical properties
US20130223846A1 (en) 2009-02-17 2013-08-29 Trilumina Corporation High speed free-space optical communications
US10244181B2 (en) 2009-02-17 2019-03-26 Trilumina Corp. Compact multi-zone infrared laser illuminator
US8979338B2 (en) 2009-12-19 2015-03-17 Trilumina Corp. System for combining laser array outputs into a single beam carrying digital data
EP2517321B1 (en) * 2009-12-19 2021-04-14 Lumentum Operations LLC System for combining laser arrays for digital outputs
EP2434528A1 (en) * 2010-09-28 2012-03-28 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO An active carrier for carrying a wafer and method for release
US11095365B2 (en) 2011-08-26 2021-08-17 Lumentum Operations Llc Wide-angle illuminator module
JP2015177061A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法および半導体装置
US10336074B1 (en) 2018-01-18 2019-07-02 Rf Printing Technologies Inkjet printhead with hierarchically aligned printhead units

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3689389A (en) * 1969-12-16 1972-09-05 Bell Telephone Labor Inc Electrochemically controlled shaping of semiconductors
JPS5124190B2 (ja) * 1971-08-28 1976-07-22
JPS4934280A (ja) * 1972-07-28 1974-03-29
JPS5245879A (en) * 1975-10-09 1977-04-11 Sanyo Electric Co Ltd Method of dividing semiconductor element
JPS5325350A (en) * 1976-08-23 1978-03-09 Hitachi Ltd Dicing method of semiconductor substrates
JPS5591138A (en) * 1978-12-27 1980-07-10 Nec Corp Die forming of semiconductor device
US4295924A (en) * 1979-12-17 1981-10-20 International Business Machines Corporation Method for providing self-aligned conductor in a V-groove device
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
US4409319A (en) * 1981-07-15 1983-10-11 International Business Machines Corporation Electron beam exposed positive resist mask process
JPS58171832A (ja) * 1982-03-31 1983-10-08 Toshiba Corp 半導体装置の製造方法
DE3275447D1 (en) * 1982-07-03 1987-03-19 Ibm Deutschland Process for the formation of grooves having essentially vertical lateral silicium walls by reactive ion etching
JPS60157236A (ja) * 1984-01-25 1985-08-17 Matsushita Electric Ind Co Ltd ダイシング法
US4542397A (en) * 1984-04-12 1985-09-17 Xerox Corporation Self aligning small scale integrated circuit semiconductor chips to form large area arrays
US4526631A (en) * 1984-06-25 1985-07-02 International Business Machines Corporation Method for forming a void free isolation pattern utilizing etch and refill techniques
JPS6167243A (ja) * 1984-09-10 1986-04-07 Matsushita Electric Ind Co Ltd ダイシング法
JPS61216338A (ja) * 1985-03-20 1986-09-26 Sanyo Electric Co Ltd 半導体装置の製造方法
US4604161A (en) * 1985-05-02 1986-08-05 Xerox Corporation Method of fabricating image sensor arrays
US4612554A (en) * 1985-07-29 1986-09-16 Xerox Corporation High density thermal ink jet printhead
US4661201A (en) * 1985-09-09 1987-04-28 Cts Corporation Preferential etching of a piezoelectric material
US4670092A (en) * 1986-04-18 1987-06-02 Rockwell International Corporation Method of fabricating a cantilever beam for a monolithic accelerometer
US4729971A (en) * 1987-03-31 1988-03-08 Microwave Semiconductor Corporation Semiconductor wafer dicing techniques

Also Published As

Publication number Publication date
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DE68918982T2 (de) 1995-04-27
EP0339912A2 (en) 1989-11-02

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