JPH053294A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH053294A JPH053294A JP3153647A JP15364791A JPH053294A JP H053294 A JPH053294 A JP H053294A JP 3153647 A JP3153647 A JP 3153647A JP 15364791 A JP15364791 A JP 15364791A JP H053294 A JPH053294 A JP H053294A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】電界効果トランジスタおよび電界効果トランジ
スタのソースに接続する抵抗素子の小型化を図り、電界
効果トランジスタのソースおよび抵抗素子の接続する電
源配線部の抵抗を低減して、素子特性の向上を図り、高
集積化・高速化を図る。 【構成】ゲート電極６ａおよびドレインの接続した引き
出し電極６ｂを構成する配線層の上面および側面を覆う
絶縁膜１６，１７が形成されている。絶縁膜１６，１７
を介してポリシリコンからなる抵抗層１２が形成され、
抵抗層１２の一端の電源配線部１３およびドレインにシ
リサイド合金層２０を形成して素子寸法の小型化・高性
能化を図り、半導体集積回路の高速化・高集積化を実現
する。
スタのソースに接続する抵抗素子の小型化を図り、電界
効果トランジスタのソースおよび抵抗素子の接続する電
源配線部の抵抗を低減して、素子特性の向上を図り、高
集積化・高速化を図る。 【構成】ゲート電極６ａおよびドレインの接続した引き
出し電極６ｂを構成する配線層の上面および側面を覆う
絶縁膜１６，１７が形成されている。絶縁膜１６，１７
を介してポリシリコンからなる抵抗層１２が形成され、
抵抗層１２の一端の電源配線部１３およびドレインにシ
リサイド合金層２０を形成して素子寸法の小型化・高性
能化を図り、半導体集積回路の高速化・高集積化を実現
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に抵抗負荷型ＮチャネルＭＯＳＦＥＴを用いた半導体
集積回路に関するものである。
特に抵抗負荷型ＮチャネルＭＯＳＦＥＴを用いた半導体
集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路の高速化・高集積化にと
もない構成素子寸法の微細化が図られている。
もない構成素子寸法の微細化が図られている。
【０００３】従来の抵抗負荷型ＮチャネルＭＯＳＦＥＴ
を用いた回路について、図３を参照して説明する。
を用いた回路について、図３を参照して説明する。
【０００４】出力信号線Ｏｕｔは隣接するＮチャネルＭ
ＯＳＦＥＴのゲート電極を形成する第１のポリシリコン
から構成されている。
ＯＳＦＥＴのゲート電極を形成する第１のポリシリコン
から構成されている。
【０００５】ＶCCは電源配線、Ｉは入力信号線である。
【０００６】従来技術による抵抗負荷型ＮチャネルＭＯ
ＳＦＥＴを用いた半導体集積回路について、図４（ａ）
〜（ｃ）を参照して説明する。
ＳＦＥＴを用いた半導体集積回路について、図４（ａ）
〜（ｃ）を参照して説明する。
【０００７】はじめに図４（ａ）に示すように、半導体
基板１上にＰウェル２、素子分離用のフィールド絶縁膜
３、反転防止用のチャネルストッパ４からなるトランジ
スタ予定領域に厚さ１５０〜３５０Ａの酸化シリコン膜
からなるゲート酸化膜５を選択的に形成する。
基板１上にＰウェル２、素子分離用のフィールド絶縁膜
３、反転防止用のチャネルストッパ４からなるトランジ
スタ予定領域に厚さ１５０〜３５０Ａの酸化シリコン膜
からなるゲート酸化膜５を選択的に形成する。
【０００８】つぎに全面に第１のポリシリコンを堆積
し、例えば燐を熱拡散してから選択的にエッチングして
トランジスタのゲート電極６ａおよび出力信号線Ｏｕｔ
の引き出し配線６ｂを形成する。同時にポリシリコンか
らドープされてＮ型拡散層７が形成される。
し、例えば燐を熱拡散してから選択的にエッチングして
トランジスタのゲート電極６ａおよび出力信号線Ｏｕｔ
の引き出し配線６ｂを形成する。同時にポリシリコンか
らドープされてＮ型拡散層７が形成される。
【０００９】つぎに図４（ｂ）に示すように、ゲート電
極６ａをマスクとして選択的にＮ型不純物である燐をイ
オン注入して１×１０18ｃｍ-3の低濃度ソースおよびド
レイン８を形成する。
極６ａをマスクとして選択的にＮ型不純物である燐をイ
オン注入して１×１０18ｃｍ-3の低濃度ソースおよびド
レイン８を形成する。
【００１０】全面に厚さ１００〜３００ｎｍの酸化シリ
コン膜を気相成長してから、異方性エッチングによりエ
ッチバックして、ゲート電極６ａおよび引き出し配線６
ｂの側面に、酸化シリコン膜からなる側壁酸化膜９を形
成する。
コン膜を気相成長してから、異方性エッチングによりエ
ッチバックして、ゲート電極６ａおよび引き出し配線６
ｂの側面に、酸化シリコン膜からなる側壁酸化膜９を形
成する。
【００１１】つぎにゲート電極６ａおよび側壁酸化膜９
をマスクとしてＮチャネルＭＯＳ予定領域に選択的にＮ
型不純物である砒素をイオン注入して１×１０20ｃｍ-3
の高濃度第２ソースおよびドレイン１０を形成する。
をマスクとしてＮチャネルＭＯＳ予定領域に選択的にＮ
型不純物である砒素をイオン注入して１×１０20ｃｍ-3
の高濃度第２ソースおよびドレイン１０を形成する。
【００１２】つぎに全面に第１の層間絶縁膜１１を堆積
し、トランジスタのソースまたはドレイン、および出力
信号線の引き出し配線６ｂ上に選択的に開口を形成す
る。
し、トランジスタのソースまたはドレイン、および出力
信号線の引き出し配線６ｂ上に選択的に開口を形成す
る。
【００１３】つぎに高抵抗負荷素子Ｒおよび電源配線Ｖ
CCを形成するために、全面に第２のポリシリコンを堆積
してから選択エッチングして、抵抗１２および電源配線
１３のパターンを形成する。
CCを形成するために、全面に第２のポリシリコンを堆積
してから選択エッチングして、抵抗１２および電源配線
１３のパターンを形成する。
【００１４】そのあと高抵抗Ｒの領域を選択的に覆った
窒化シリコン膜１４をマスクとして、電源配線ＶCCの領
域のみに砒素をイオン注入する。抵抗１２の一端を低抵
抗化して電源配線１３を形成する。
窒化シリコン膜１４をマスクとして、電源配線ＶCCの領
域のみに砒素をイオン注入する。抵抗１２の一端を低抵
抗化して電源配線１３を形成する。
【００１５】つぎに図４（ｃ）に示すように、全面に第
２の層間絶縁膜１５を堆積してから選択的に開口を形成
し、高導電性の金属膜として例えばアルミニウムをから
なる電極２１を形成して素子部が完成する。
２の層間絶縁膜１５を堆積してから選択的に開口を形成
し、高導電性の金属膜として例えばアルミニウムをから
なる電極２１を形成して素子部が完成する。
【００１６】
【発明が解決しようとする課題】半導体集積回路の高速
化・高集積化のためには、素子寸法の小型化・高性能化
が必須条件である。
化・高集積化のためには、素子寸法の小型化・高性能化
が必須条件である。
【００１７】電界効果トランジスタを小型化するには素
子領域の面積を縮小し、ソースおよびドレインの接合を
浅くして、しかも低抵抗化する必要がある。抵抗負荷素
子においては、抵抗部を２μｍ以下と短かくして、小型
化する必要がある。
子領域の面積を縮小し、ソースおよびドレインの接合を
浅くして、しかも低抵抗化する必要がある。抵抗負荷素
子においては、抵抗部を２μｍ以下と短かくして、小型
化する必要がある。
【００１８】抵抗素子と接続している電源配線を小型化
して、しかも配線の層抵抗を１〜１０Ω／□に低減する
必要がある。
して、しかも配線の層抵抗を１〜１０Ω／□に低減する
必要がある。
【００１９】抵抗素子の幅をＷ（μｍ）、長さをＬ（μ
ｍ）、層抵抗をρS（ＭΩ／□）とすれば、抵抗素子の
抵抗値は、Ｒ（ＭΩ）＝Ｌ／Ｗ×ρS で表わされる。
ｍ）、層抵抗をρS（ＭΩ／□）とすれば、抵抗素子の
抵抗値は、Ｒ（ＭΩ）＝Ｌ／Ｗ×ρS で表わされる。
【００２０】しかし従来の半導体集積回路では、不純物
が拡散されている抵抗素子の一端に接続されている電源
配線部から抵抗素子の長さを短くする拡散が生じる。
が拡散されている抵抗素子の一端に接続されている電源
配線部から抵抗素子の長さを短くする拡散が生じる。
【００２１】この横方向への拡散距離をα（μｍ）とす
ると、Ｒ（ＭΩ）＝（１−α）／Ｗ×ρS で表わされ
る。
ると、Ｒ（ＭΩ）＝（１−α）／Ｗ×ρS で表わされ
る。
【００２２】一般に高速化・高集積化しても半導体集積
回路の消費電力は一定であり、例えば集積度を４倍に向
上させると、抵抗値は単純な計算によれば１．２５倍に
する必要がある。
回路の消費電力は一定であり、例えば集積度を４倍に向
上させると、抵抗値は単純な計算によれば１．２５倍に
する必要がある。
【００２３】したがって単純に抵抗素子の長さＬおよび
幅Ｗを小さくする方法では横方向の拡散αの分だけ抵抗
素子の製造許容範囲がより厳しくなって歩留が低下し、
半導体集積回路そのものが実現できなくなるという問題
があった。
幅Ｗを小さくする方法では横方向の拡散αの分だけ抵抗
素子の製造許容範囲がより厳しくなって歩留が低下し、
半導体集積回路そのものが実現できなくなるという問題
があった。
【００２４】また電界効果トランジスタを小型化するた
めに素子領域の大きさを縮小して、ソースおよびドレイ
ンの接合を浅くしなければならない。その結果ソースお
よびドレインの層抵抗が増大し、電界効果トランジスタ
の性能が低下するという問題があった。
めに素子領域の大きさを縮小して、ソースおよびドレイ
ンの接合を浅くしなければならない。その結果ソースお
よびドレインの層抵抗が増大し、電界効果トランジスタ
の性能が低下するという問題があった。
【００２５】このように従来技術においては、半導体集
積回路の高速化・高集積化に大きな障害があった。
積回路の高速化・高集積化に大きな障害があった。
【００２６】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に複数個の電界効果トランジスタおよ
び複数個の抵抗素子を備え、前記電界効果トランジスタ
のゲート電極が第１のポリシリコンからなり、前記抵抗
素子が第２のポリシリコンからなり、第１の電界効果ト
ランジスタのドレインに第２の電界効果トランジスタの
ゲート電極と前記抵抗素子とが接続され、前記第２の電
界効果トランジスタのゲート電極を構成する前記第１の
ポリシリコンが前記第１の電界効果トランジスタのドレ
インと接続され、前記第１のポリシリコンの上面および
側面を覆う絶縁膜が形成され、前記絶縁膜を介して前記
第１のポリシリコン上に抵抗素子を構成する第２のポリ
シリコンが形成され、前記第２のポリシリコンの一端は
前記第１のポリシリコン上に沿って前記第１の電界効果
トランジスタのドレインに接続し、前記第２のポリシリ
コンの他端および前記第１の電界効果トランジスタのソ
ースに高融点金属からなるシリサイド層が形成されてい
るものである。
は、半導体基板上に複数個の電界効果トランジスタおよ
び複数個の抵抗素子を備え、前記電界効果トランジスタ
のゲート電極が第１のポリシリコンからなり、前記抵抗
素子が第２のポリシリコンからなり、第１の電界効果ト
ランジスタのドレインに第２の電界効果トランジスタの
ゲート電極と前記抵抗素子とが接続され、前記第２の電
界効果トランジスタのゲート電極を構成する前記第１の
ポリシリコンが前記第１の電界効果トランジスタのドレ
インと接続され、前記第１のポリシリコンの上面および
側面を覆う絶縁膜が形成され、前記絶縁膜を介して前記
第１のポリシリコン上に抵抗素子を構成する第２のポリ
シリコンが形成され、前記第２のポリシリコンの一端は
前記第１のポリシリコン上に沿って前記第１の電界効果
トランジスタのドレインに接続し、前記第２のポリシリ
コンの他端および前記第１の電界効果トランジスタのソ
ースに高融点金属からなるシリサイド層が形成されてい
るものである。
【００２７】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００２８】はじめに図１（ａ）に示すように、半導体
基板１上にＰウェル２、素子分離用フィールド絶縁膜
３、チャネルストッパ４を選択的に形成して素子領域を
分離する。素子領域に１５〜２５ｎｍの酸化シリコン膜
からなるゲート絶縁膜５を形成する。
基板１上にＰウェル２、素子分離用フィールド絶縁膜
３、チャネルストッパ４を選択的に形成して素子領域を
分離する。素子領域に１５〜２５ｎｍの酸化シリコン膜
からなるゲート絶縁膜５を形成する。
【００２９】つぎにソース領域のゲート絶縁膜５を選択
エッチングしたのち、全面に燐ドープした第１のポリシ
リコンおよび厚さ１００〜５００ｎｍの気相成長酸化膜
を堆積する。つぎに気相成長酸化膜および第１のポリシ
リコンを選択エッチングして、ゲート電極６ａおよびソ
ースまたはドレインに接続する引き出し配線６ｂを形成
してから、その上に絶縁膜１６を形成する。
エッチングしたのち、全面に燐ドープした第１のポリシ
リコンおよび厚さ１００〜５００ｎｍの気相成長酸化膜
を堆積する。つぎに気相成長酸化膜および第１のポリシ
リコンを選択エッチングして、ゲート電極６ａおよびソ
ースまたはドレインに接続する引き出し配線６ｂを形成
してから、その上に絶縁膜１６を形成する。
【００３０】つぎにゲート電極６ａをマスクとしてソー
スおよびドレイン領域にＮ型不純物である砒素をイオン
注入して１×１０20ｃｍ-3の高濃度Ｎ型ソースおよびド
レイン１０を形成する。
スおよびドレイン領域にＮ型不純物である砒素をイオン
注入して１×１０20ｃｍ-3の高濃度Ｎ型ソースおよびド
レイン１０を形成する。
【００３１】つぎに全面に厚さ３００〜１０００ｎｍの
酸化膜を気相成長してから、全面を異方性エッチングに
よりエッチバックして、ゲート電極６ａおよび引き出し
配線６ｂの側面に側壁酸化膜１７を形成する。
酸化膜を気相成長してから、全面を異方性エッチングに
よりエッチバックして、ゲート電極６ａおよび引き出し
配線６ｂの側面に側壁酸化膜１７を形成する。
【００３２】つぎに図１（ｂ）に示すように、つぎにソ
ースおよびドレイン領域上に厚さ２０ｎｍの薄い酸化シ
リコン膜１８を形成してから、ソースまたはドレイン領
域上の薄い酸化シリコン膜１８の一部を選択エッチング
して開口１９を形成する。
ースおよびドレイン領域上に厚さ２０ｎｍの薄い酸化シ
リコン膜１８を形成してから、ソースまたはドレイン領
域上の薄い酸化シリコン膜１８の一部を選択エッチング
して開口１９を形成する。
【００３３】全面に第２のポリシリコンを堆積し、引き
出し配線６ｂおよび開口１９を覆うように選択エッチン
グして、抵抗１２および電源配線１３を形成する。つぎ
に抵抗領域のみに選択的に窒化シリコン膜１４を形成す
る。
出し配線６ｂおよび開口１９を覆うように選択エッチン
グして、抵抗１２および電源配線１３を形成する。つぎ
に抵抗領域のみに選択的に窒化シリコン膜１４を形成す
る。
【００３４】つぎに図１（ｃ）に示すように、ソースお
よびドレイン領域の薄い酸化シリコン膜１８を除去し
て、全面に厚さ１００ｎｍの高融点金属であるチタンを
堆積する。つぎに６００℃でアニールして、ソースおよ
びドレイン領域と電源配線領域１３に自己整合的にチタ
ンシリサイド層２０を形成してから、未反応の余分のチ
タンを除去する。
よびドレイン領域の薄い酸化シリコン膜１８を除去し
て、全面に厚さ１００ｎｍの高融点金属であるチタンを
堆積する。つぎに６００℃でアニールして、ソースおよ
びドレイン領域と電源配線領域１３に自己整合的にチタ
ンシリサイド層２０を形成してから、未反応の余分のチ
タンを除去する。
【００３５】つぎに第２の層間絶縁膜１５を堆積してか
ら選択的に開口を形成し、高導電性の金属膜として例え
ばアルミニウムをからなる電極２１を形成して素子部が
完成する。
ら選択的に開口を形成し、高導電性の金属膜として例え
ばアルミニウムをからなる電極２１を形成して素子部が
完成する。
【００３６】本実施例においては、抵抗と接続している
電源配線には不純物をイオン注入していないので、抵抗
層中に不純物が拡散する距離αを０μｍとしており、抵
抗素子を容易に短くすることができる。
電源配線には不純物をイオン注入していないので、抵抗
層中に不純物が拡散する距離αを０μｍとしており、抵
抗素子を容易に短くすることができる。
【００３７】電源配線にシリサイド層を形成することに
より、層抵抗を５Ω／□付近まで低減できる。同様にソ
ースおよびドレイン領域にもシリサイド層を形成してい
るので、層抵抗は５Ω／□付近まで低減されている。
より、層抵抗を５Ω／□付近まで低減できる。同様にソ
ースおよびドレイン領域にもシリサイド層を形成してい
るので、層抵抗は５Ω／□付近まで低減されている。
【００３８】その結果電界効果トランジスタおよび抵抗
素子を小型化・高性能化することができる。半導体集積
回路の高速化・高集積化を実現することができた。
素子を小型化・高性能化することができる。半導体集積
回路の高速化・高集積化を実現することができた。
【００３９】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００４０】半導体基板１上にゲート電極６ａおよびソ
ース領域の引き出し配線６ｂを形成するところまでは第
１の実施例と同様である。
ース領域の引き出し配線６ｂを形成するところまでは第
１の実施例と同様である。
【００４１】つぎに図２（ａ）に示すように、ゲート電
極６ａをマスクとして燐をイオン注入して１×１０18ｃ
ｍ-3の低濃度の第１のソースおよびドレイン８を形成す
る。つぎに全面に１００〜３００ｎｍの第１の気相酸化
膜を堆積してから異方性エッチングによりエッチバック
して、ゲート電極６ａおよび引き出し配線６ｂの側面に
側壁酸化膜９を形成する。つぎにゲート電極６ａおよび
側壁酸化膜９をマスクとして砒素をイオン注入して１×
１０20ｃｍ-3の高濃度の第２のソース−ドレイン１０を
形成する。第１のソースおよびドレイン８と第２のソー
スおよびドレイン１０との２層構造により、ホットキャ
リアの発生を抑えて信頼性の高い電界効果トランジスタ
を実現している。
極６ａをマスクとして燐をイオン注入して１×１０18ｃ
ｍ-3の低濃度の第１のソースおよびドレイン８を形成す
る。つぎに全面に１００〜３００ｎｍの第１の気相酸化
膜を堆積してから異方性エッチングによりエッチバック
して、ゲート電極６ａおよび引き出し配線６ｂの側面に
側壁酸化膜９を形成する。つぎにゲート電極６ａおよび
側壁酸化膜９をマスクとして砒素をイオン注入して１×
１０20ｃｍ-3の高濃度の第２のソース−ドレイン１０を
形成する。第１のソースおよびドレイン８と第２のソー
スおよびドレイン１０との２層構造により、ホットキャ
リアの発生を抑えて信頼性の高い電界効果トランジスタ
を実現している。
【００４２】つぎに全面に厚さ５００〜１０００ｎｍの
第２の気相成長酸化膜を堆積してから、異方性エッチン
グによりエッチバックしてゲート電極６ａの側面に第２
の側壁酸化膜１７を形成する。
第２の気相成長酸化膜を堆積してから、異方性エッチン
グによりエッチバックしてゲート電極６ａの側面に第２
の側壁酸化膜１７を形成する。
【００４３】つぎに図２（ｂ）に示すように、全面に第
２のポリシリコンを堆積し、選択エッチングして、ゲー
ト電極６ａおよび引き出し配線６ｂで挟まれたドレイン
領域を覆うように、抵抗１２および電源配線１３を形成
する。つぎに抵抗１２の領域のみに選択的に窒化シリコ
ン膜１４を形成する。
２のポリシリコンを堆積し、選択エッチングして、ゲー
ト電極６ａおよび引き出し配線６ｂで挟まれたドレイン
領域を覆うように、抵抗１２および電源配線１３を形成
する。つぎに抵抗１２の領域のみに選択的に窒化シリコ
ン膜１４を形成する。
【００４４】つぎに図２（ｃ）に示すように、第１の実
施例と同様にして電源配線１３およびソース領域に自己
整合的にシリサイド合金層２０を形成する。さらに第２
の層間絶縁膜１５および電極２１を形成して素子部が完
成する。
施例と同様にして電源配線１３およびソース領域に自己
整合的にシリサイド合金層２０を形成する。さらに第２
の層間絶縁膜１５および電極２１を形成して素子部が完
成する。
【００４５】本発明では第１の電界効果トランジスタの
ドレイン８，１０と抵抗１２との接続孔を第１の電界効
果トランジスタのゲート電極６ａと第２の電界効果トラ
ンジスタのゲート引き出し電極６ｂとで自己整合的に形
成する。その接続孔の寸法を１μｍ以下に微細化するこ
とができる。
ドレイン８，１０と抵抗１２との接続孔を第１の電界効
果トランジスタのゲート電極６ａと第２の電界効果トラ
ンジスタのゲート引き出し電極６ｂとで自己整合的に形
成する。その接続孔の寸法を１μｍ以下に微細化するこ
とができる。
【００４６】ドレイン領域も微細化することができるの
で、第１の実施例に比べてさらに小型化して、半導体集
積回路の高集積化を図ることができる。
で、第１の実施例に比べてさらに小型化して、半導体集
積回路の高集積化を図ることができる。
【００４７】
【発明の効果】電界効果トランジスタのゲート電極を構
成する第１のポリシリコンの上面および側面を覆う絶縁
膜を備えている。
成する第１のポリシリコンの上面および側面を覆う絶縁
膜を備えている。
【００４８】さらに絶縁膜を介して抵抗素子を構成する
第２のポリシリコンを備えている。第２のポリシリコン
の一端はドレインに接続し、他端の電源配線部およびソ
ース領域に自己整合的にシリサイド合金層を形成する。
第２のポリシリコンを備えている。第２のポリシリコン
の一端はドレインに接続し、他端の電源配線部およびソ
ース領域に自己整合的にシリサイド合金層を形成する。
【００４９】そのため電源配線部とソース領域とに同時
にシリサイド合金層を形成することが可能になり、層抵
抗を５Ω／□以下に下げることができる。
にシリサイド合金層を形成することが可能になり、層抵
抗を５Ω／□以下に下げることができる。
【００５０】また電源配線部には不純物をドープしてい
ないので、電源配線部から抵抗部へ不純物が拡散するこ
とがない。抵抗長も２μｍ以下に短縮できる。
ないので、電源配線部から抵抗部へ不純物が拡散するこ
とがない。抵抗長も２μｍ以下に短縮できる。
【００５１】このように電界効果トランジスタの性能を
向上させると共に微細化・小型化を図ることができる。
また抵抗素子・電源配線領域を小型化することが可能に
なり、半導体集積回路の高速化・高集積化を実現でき
る。
向上させると共に微細化・小型化を図ることができる。
また抵抗素子・電源配線領域を小型化することが可能に
なり、半導体集積回路の高速化・高集積化を実現でき
る。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来の抵抗負荷型ＮチャネルＭＯＳＦＥＴの回
路図である。
路図である。
【図４】従来技術による半導体集積回路を工程順に示す
断面図である。
断面図である。
１ 半導体基板 ２ Ｐ型ウェル ３ フィールド酸化膜 ４ チャネルストッパ ５ ゲート絶縁膜 ６ａ ゲート電極 ６ｂ 引き出し配線 ７ Ｎ型拡散層 ８ 第１の低濃度ソース−ドレイン ９ ソース−ドレインを２層構造にするための側壁酸
化膜 １０ 第２のソース−ドレイン １１ 第１の層間絶縁膜 １２ 第２のポリシリコンからなる抵抗 １３ 電源配線 １４ 窒化シリコン膜 １５ 第２の層間絶縁膜 １６ ゲート電極に形成した層間絶縁膜 １７ 層間絶縁膜となる側壁酸化膜 １８ 薄い酸化シリコン膜 １９ 開口 ２０ シリサイド合金層 ２１ 電極
化膜 １０ 第２のソース−ドレイン １１ 第１の層間絶縁膜 １２ 第２のポリシリコンからなる抵抗 １３ 電源配線 １４ 窒化シリコン膜 １５ 第２の層間絶縁膜 １６ ゲート電極に形成した層間絶縁膜 １７ 層間絶縁膜となる側壁酸化膜 １８ 薄い酸化シリコン膜 １９ 開口 ２０ シリサイド合金層 ２１ 電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上に複数個の電界効果トラン
ジスタおよび複数個の抵抗素子を備え、前記電界効果ト
ランジスタのゲート電極が第１のポリシリコンからな
り、前記抵抗素子が第２のポリシリコンからなり、第１
の電界効果トランジスタのドレインに第２の電界効果ト
ランジスタのゲート電極と前記抵抗素子とが接続され、
前記第２の電界効果トランジスタのゲート電極を構成す
る前記第１のポリシリコンが前記第１の電界効果トラン
ジスタのドレインと接続され、前記第１のポリシリコン
の上面および側面を覆う絶縁膜が形成され、前記絶縁膜
を介して前記第１のポリシリコン上に抵抗素子を構成す
る第２のポリシリコンが形成され、前記第２のポリシリ
コンの一端は前記第１のポリシリコン上に沿って前記第
１の電界効果トランジスタのドレインに接続し、前記第
２のポリシリコンの他端および前記第１の電界効果トラ
ンジスタのソースに高融点金属からなるシリサイド層が
形成されている半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153647A JPH053294A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153647A JPH053294A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053294A true JPH053294A (ja) | 1993-01-08 |
Family
ID=15567111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153647A Pending JPH053294A (ja) | 1991-06-26 | 1991-06-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053294A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653690B1 (en) | 1997-03-31 | 2003-11-25 | Nec Electronics Corporation | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors |
| JP2006303166A (ja) * | 2005-04-20 | 2006-11-02 | Seiko Epson Corp | 薄膜素子の製造方法、薄膜素子、及び電子機器 |
| US8262335B2 (en) | 2005-10-27 | 2012-09-11 | Otto Nussbaum Gmbh & Co. Kg | Lifting platform with fork |
-
1991
- 1991-06-26 JP JP3153647A patent/JPH053294A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653690B1 (en) | 1997-03-31 | 2003-11-25 | Nec Electronics Corporation | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors |
| JP2006303166A (ja) * | 2005-04-20 | 2006-11-02 | Seiko Epson Corp | 薄膜素子の製造方法、薄膜素子、及び電子機器 |
| US8262335B2 (en) | 2005-10-27 | 2012-09-11 | Otto Nussbaum Gmbh & Co. Kg | Lifting platform with fork |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000704 |