JPH01259560A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01259560A JPH01259560A JP63087808A JP8780888A JPH01259560A JP H01259560 A JPH01259560 A JP H01259560A JP 63087808 A JP63087808 A JP 63087808A JP 8780888 A JP8780888 A JP 8780888A JP H01259560 A JPH01259560 A JP H01259560A
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- Japan
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- circuit section
- protection circuit
- internal circuit
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は入出力保護回路を備えた半導体集積回路装置に
関するものである。
関するものである。
（従来技術）
近年のＭＯ３型半導体集積回路装置の高速化、微細化に
ともない、拡散抵抗及び配線抵抗の低抵抗化が望まれて
いる。こうした要求を満足させるために種々の高融点金
属プロセスが提案されたが、その中でサリサイド（Ｓｅ
ｌｆ Ａｌｉｇｎｅｄ ５ｉｌｉｃｉｄｅ）プロセスは
ソース・ドレイン領域及びゲー゛ト配線領域を同時にシ
リサイド化して低抵抗化する優れたプロセスである。
ともない、拡散抵抗及び配線抵抗の低抵抗化が望まれて
いる。こうした要求を満足させるために種々の高融点金
属プロセスが提案されたが、その中でサリサイド（Ｓｅ
ｌｆ Ａｌｉｇｎｅｄ ５ｉｌｉｃｉｄｅ）プロセスは
ソース・ドレイン領域及びゲー゛ト配線領域を同時にシ
リサイド化して低抵抗化する優れたプロセスである。
また、半導体集積回路装置の信頼性を確保するためには
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が必要不可欠なものとなってきている。
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が必要不可欠なものとなってきている。
しかしながら、半導体集積回路装置の入出力保護回路部
へＬＤＤ構造及びシリサイド構造を適用すると、ＬＤＤ
構造とシリサイド構造をもたない従来の入出力保護回路
に比べてサージ破壊に対する耐性が低下することが報告
されている（ｒ２４ｔ、ｈＡｎｎｕａｌ Ｐｒｏｃｅｅ
ｄｉｎｇｓ ｏｆ Ｒｅ１ｉａｂｉｌｉｊｙ Ｐｈｙｓ
ｉｃｓＪ１９９〜２０５（１９Ｂ６）参照）。
へＬＤＤ構造及びシリサイド構造を適用すると、ＬＤＤ
構造とシリサイド構造をもたない従来の入出力保護回路
に比べてサージ破壊に対する耐性が低下することが報告
されている（ｒ２４ｔ、ｈＡｎｎｕａｌ Ｐｒｏｃｅｅ
ｄｉｎｇｓ ｏｆ Ｒｅ１ｉａｂｉｌｉｊｙ Ｐｈｙｓ
ｉｃｓＪ１９９〜２０５（１９Ｂ６）参照）。
（目的）
本発明は規格を満足するのに十分なサージ耐圧をもち、
しかも、高速化を可能にする半導体集積回路装置を提供
することを目的とするものである。
しかも、高速化を可能にする半導体集積回路装置を提供
することを目的とするものである。
（構成）
本発明では、入出力保護回路部以外の内部回路部の拡散
領域及びポリシリコン層にシリサイド層が形成されてお
り、入出力保護回路部の拡散領域にはシリサイド層が形
成されていない。
領域及びポリシリコン層にシリサイド層が形成されてお
り、入出力保護回路部の拡散領域にはシリサイド層が形
成されていない。
入出力保護回路部にシリサイド層を形成しないことによ
り、高いサージ耐圧を維持することができ、入出力保護
回路以外の内部回路部ではシリサイド構造を設けること
により、拡散抵抗と配線抵抗を低下させて高速動作を可
能にする。
り、高いサージ耐圧を維持することができ、入出力保護
回路以外の内部回路部ではシリサイド構造を設けること
により、拡散抵抗と配線抵抗を低下させて高速動作を可
能にする。
入出力保護回路部にＬＤＤ構造を設けるとサージ耐圧が
低下するが、シリサイド構造にしなければＬＤＤ構造を
もつだけではサージ耐圧の規格を満足することができる
。したがって、入出力保護回路部はＬＤＤ構造にしても
よく、しなくてもよい。入出力保護回路部以外の内部回
路部はＬＤＤ構造とすれば高い信頼性を得ることができ
る。
低下するが、シリサイド構造にしなければＬＤＤ構造を
もつだけではサージ耐圧の規格を満足することができる
。したがって、入出力保護回路部はＬＤＤ構造にしても
よく、しなくてもよい。入出力保護回路部以外の内部回
路部はＬＤＤ構造とすれば高い信頼性を得ることができ
る。
以下、実施例について具体的に説明する。
第１図は一実施例を表わす。
１はＰ型シリコン基板、２はフィールド酸化膜である。
フィールド酸化膜２で囲まれた図の右側領域には入出力
保護回路部が形成され、左側領域には内部回路部が形成
されている。
保護回路部が形成され、左側領域には内部回路部が形成
されている。
入出力保護回路部ではＮ＋拡散層６によるソース・ドレ
イン領域が形成され、この拡散層６はＬＤＤ構造になっ
ていない。チャネル領域上にはゲート酸化膜３を介して
ポリシリコン層によるゲートな極４が形成されている。
イン領域が形成され、この拡散層６はＬＤＤ構造になっ
ていない。チャネル領域上にはゲート酸化膜３を介して
ポリシリコン層によるゲートな極４が形成されている。
内部回路部においては、ソース・ドレイン領域の拡散層
はＮ“拡散層９とそれよりチャネル領域側に設けられた
Ｎ−拡散層７とからなるＬＤＤ構造となっている。チャ
ネル領域上にはゲート酸化膜３を介してポリシリコン層
にてなるゲートＷｔ１４が形成されている。
はＮ“拡散層９とそれよりチャネル領域側に設けられた
Ｎ−拡散層７とからなるＬＤＤ構造となっている。チャ
ネル領域上にはゲート酸化膜３を介してポリシリコン層
にてなるゲートＷｔ１４が形成されている。
また、内部回路部においては、拡散層９とポリシリコン
ゲート”１１Ｖｉ４の表面部分にチタンシリサイド層１
１が形成されている。
ゲート”１１Ｖｉ４の表面部分にチタンシリサイド層１
１が形成されている。
８はＬＤＤ構造を形成するときに使用された酸化膜の側
壁である。
壁である。
次に、本実施例を製造する方法について説明する。
第２図はその一例を表わしたものであり、拡散層の不純
物濃度を保護回路部で高く、内部回路部で低くすること
により、内部回路部のみにシリサイド層を形成する方法
である。
物濃度を保護回路部で高く、内部回路部で低くすること
により、内部回路部のみにシリサイド層を形成する方法
である。
（Ａ）（１００）面をもつＰ型シリコン基板１上に、周
知の選択酸化法によって素子分離用フィールド酸化膜２
を形成する。シリコン基板１を再び熱酸化してゲート酸
化膜３を成長させ、その上にポリシリコン層４をＣＶＤ
法によって堆積させる。
知の選択酸化法によって素子分離用フィールド酸化膜２
を形成する。シリコン基板１を再び熱酸化してゲート酸
化膜３を成長させ、その上にポリシリコン層４をＣＶＤ
法によって堆積させる。
そして、写真製版とエツチング工程を経てポリシリコン
層４及びゲート酸化膜３のパターン化を行なう。
層４及びゲート酸化膜３のパターン化を行なう。
保護回路部のソース・ドレイン領域６を形成するために
、内部回路部をフォトレジスト５で被い、砒素やリンな
どのＮ型不純物を自己整合的に注入する。例えば砒素を
注入するとした場合、内部回路部に形成されるソース・
ドレイン領域の注入量よりも多くなるように、例えばｌ
Ｘｌ０”／Ｃｍ２以上のドーズ量で注入し、ソース・ド
レイン領域６を形成する。
、内部回路部をフォトレジスト５で被い、砒素やリンな
どのＮ型不純物を自己整合的に注入する。例えば砒素を
注入するとした場合、内部回路部に形成されるソース・
ドレイン領域の注入量よりも多くなるように、例えばｌ
Ｘｌ０”／Ｃｍ２以上のドーズ量で注入し、ソース・ド
レイン領域６を形成する。
（Ｂ）次に、内部回路部のソース・ドレイン領域７を形
成するために、写真製版により保護回路部をフォトレジ
スト５で被う。
成するために、写真製版により保護回路部をフォトレジ
スト５で被う。
内部回路部はＬＤＤ構造とするために、最初のＮ型不純
物を低ドーズ量で注入する。不純物としてはリンを使用
する。これにより低濃度の拡散層７が形成される。
物を低ドーズ量で注入する。不純物としてはリンを使用
する。これにより低濃度の拡散層７が形成される。
（Ｃ）フォトレジスト５を除去した後、側壁８を形成す
るためにＣＶＤ酸化膜を堆積し、異方性エツチングを行
ない、側壁８を形成する。
るためにＣＶＤ酸化膜を堆積し、異方性エツチングを行
ない、側壁８を形成する。
（Ｄ）再び、保護回路部をフォトレジスト５で被い、側
壁８をスペーサとして自己整合的に内部回路部にＮ型不
純物（例えば砒素）を高濃度で注入して拡散層９を形成
する。拡散Ｍ９の注入量は。
壁８をスペーサとして自己整合的に内部回路部にＮ型不
純物（例えば砒素）を高濃度で注入して拡散層９を形成
する。拡散Ｍ９の注入量は。
シリサイド化を進行させるためにｌＸｌ０”／ｃｍ２よ
りは十分に低いドーズ量にする。
りは十分に低いドーズ量にする。
（Ｅ）フォトレジスト５を除去した後、スパッタリング
法などによりチタン膜１０を全面に形成する。そして、
アニールを行なうことにより、不純物のドーズ量の低い
内部回路部では拡散層とポリシリコンゲート電極４の表
面にシリサイド層が形成され、不純物のドーズ量の高い
保護回路部ではシリサイド層が形成されない。
法などによりチタン膜１０を全面に形成する。そして、
アニールを行なうことにより、不純物のドーズ量の低い
内部回路部では拡散層とポリシリコンゲート電極４の表
面にシリサイド層が形成され、不純物のドーズ量の高い
保護回路部ではシリサイド層が形成されない。
未反応のチタン膜１０を除去すれば、第１図に示される
ように内部回路部のみにシリサイド層１１が形成された
半導体集積回路装置が得られる。
ように内部回路部のみにシリサイド層１１が形成された
半導体集積回路装置が得られる。
第２図の方法では、内部回路部と保護回路部とで注入す
る不純物濃度を異ならせることにより、内部回路部のみ
に選択的にシリサイド層を形成するようにしたので、工
程数が少なくてすみ、工期を短縮することができる。
る不純物濃度を異ならせることにより、内部回路部のみ
に選択的にシリサイド層を形成するようにしたので、工
程数が少なくてすみ、工期を短縮することができる。
シリサイド層の形成と不純物濃度の関係を第３図から第
５図により説明する。
５図により説明する。
シリコン基板に不純物を注入し、その上にチタン膜を形
成する。破線はアニール前のシート抵抗値、実線はアニ
ールによるシリサイド化処理を施した後のシート抵抗値
である。
成する。破線はアニール前のシート抵抗値、実線はアニ
ールによるシリサイド化処理を施した後のシート抵抗値
である。
第３図は不純物として砒素を用いた場合であり、イオン
注入エネルギーは７０ＫａＶ、第４図は不純物としてリ
ンを用いた場合であり、イオン注入エネルギーは４０Ｋ
ｅＶ、第５図は不純物としてＢＦ＝を用いた場合であり
、イオン注入エネルギーは５０ＫｅＶである。
注入エネルギーは７０ＫａＶ、第４図は不純物としてリ
ンを用いた場合であり、イオン注入エネルギーは４０Ｋ
ｅＶ、第５図は不純物としてＢＦ＝を用いた場合であり
、イオン注入エネルギーは５０ＫｅＶである。
いずれの場合も、ドーズ量が約ｌＸｌ０”／ｃｍ”（表
面濃度では約５Ｘ１０” −６Ｘ１０”／ｃｍ２）以上
であれば、シリサイド化処理後も抵抗値は下がらず、し
たがってシリサイド化は起こらない。
面濃度では約５Ｘ１０” −６Ｘ１０”／ｃｍ２）以上
であれば、シリサイド化処理後も抵抗値は下がらず、し
たがってシリサイド化は起こらない。
第６図は一実施例を製造する他の方法を表わしている。
（Ａ）第２図と同様にして、シリコン基板１に内部回路
部と保護回路部のＭＯＳトランジスタが形成されている
。ただし、この場合、保護回路部の拡散層６の不純物濃
度は内部回路部の拡散層９の不純物濃度と同程度であり
、シリサイドを形成することのできる濃度である。
部と保護回路部のＭＯＳトランジスタが形成されている
。ただし、この場合、保護回路部の拡散層６の不純物濃
度は内部回路部の拡散層９の不純物濃度と同程度であり
、シリサイドを形成することのできる濃度である。
スパッタリング法などによりチタン膜１０を全面に形成
した後、内部回路部を写真製版によりフォトレジスト５
で被う。
した後、内部回路部を写真製版によりフォトレジスト５
で被う。
（Ｂ）保護回路部のチタン膜１０をエツチングして除去
し、レジスト５を除去した後、アニールを行ない内部回
路部のみにチタンシリサイド層を形成する。
し、レジスト５を除去した後、アニールを行ない内部回
路部のみにチタンシリサイド層を形成する。
そして、未反応のチタン膜１０を除去すれば第１図の半
導体集積回路装置が得られる。
導体集積回路装置が得られる。
第７図は一実施例を製造するさらに他の方法を表わして
いる。
いる。
（Ａ）第２図と同様にして、保護回路部と内部回路部に
それぞれＭＯＳ）−ランジスタを形成する。
それぞれＭＯＳ）−ランジスタを形成する。
この場合も保護回路部の拡散層６の不純物濃度は内部回
路部の拡散層９の不純物濃度と同程度とし、シリサイド
化できる濃度としておく。
路部の拡散層９の不純物濃度と同程度とし、シリサイド
化できる濃度としておく。
全面にＣＶＤ酸化膜１２を堆積し、写真製版によって保
護回路部を被うレジスト５を形成する。
護回路部を被うレジスト５を形成する。
（Ｂ）レジスト５をマスクにして内部回路部の酸化膜１
２をエツチングにより除去する。その後、レジスト５も
除去する。
２をエツチングにより除去する。その後、レジスト５も
除去する。
次に、全面にスパッタリング法によりチタン膜１０を形
成する。そして、アニールを行なうことにより、内部回
路部のみにシリサイド層を形成する。保護回路部は酸化
膜１２で被われているため、シリサイド層は形成されな
い。
成する。そして、アニールを行なうことにより、内部回
路部のみにシリサイド層を形成する。保護回路部は酸化
膜１２で被われているため、シリサイド層は形成されな
い。
未反応のチタン［１０を除去すれば第１図の半導体集積
回路装置が得られる。
回路装置が得られる。
実施例では内部回路部はＬＤＤ構造をもち、かつ、チタ
ンシリサイド層が形成されているので、高信頼性と高速
性を得ることができる。そして、保護回路部ではシリサ
イド層が形成されておらず、また、ＬＤＤ構造も形成さ
れていないので、サージ耐圧が高い。
ンシリサイド層が形成されているので、高信頼性と高速
性を得ることができる。そして、保護回路部ではシリサ
イド層が形成されておらず、また、ＬＤＤ構造も形成さ
れていないので、サージ耐圧が高い。
（効果）
本発明では内部回路部にシリサイド層を形成することに
より、拡散抵抗と配線抵抗を低くして高速動作を可能に
し、入出力保護回路部ではシリサイド層を形成しないこ
とにより高いサージ耐圧を実現することができる。
より、拡散抵抗と配線抵抗を低くして高速動作を可能に
し、入出力保護回路部ではシリサイド層を形成しないこ
とにより高いサージ耐圧を実現することができる。
第１図は一実施例を示す断面図、第２図（Ａ）から同図
（Ｅ）は一実施例の製造方法を示す断面図、第３図、第
４図及び第５図はシリサイド化による拡散抵抗値変化の
不純物注入量依存性を示す図、第６図（Ａ）、（Ｂ）は
一実施例の他の製造方法を示す断面図、第７図（Ａ）、
（Ｂ）は一実施例のさらに他の製造方法を示す断面図で
ある。 １・・・・・・シリコン基板、 ４・・・・・・ゲート電極、 ６．９・・・・・・拡散層、 １１・・・・・・シリサイド層。
（Ｅ）は一実施例の製造方法を示す断面図、第３図、第
４図及び第５図はシリサイド化による拡散抵抗値変化の
不純物注入量依存性を示す図、第６図（Ａ）、（Ｂ）は
一実施例の他の製造方法を示す断面図、第７図（Ａ）、
（Ｂ）は一実施例のさらに他の製造方法を示す断面図で
ある。 １・・・・・・シリコン基板、 ４・・・・・・ゲート電極、 ６．９・・・・・・拡散層、 １１・・・・・・シリサイド層。
Claims (1)
- （１）入出力保護回路部を備え、入出力保護回路部以外
の内部回路部の拡散領域及びポリシリコン層にシリサイ
ド層が形成されており、入出力保護回路部の拡散領域に
はシリサイド層が形成されていない半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087808A JPH01259560A (ja) | 1988-04-08 | 1988-04-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087808A JPH01259560A (ja) | 1988-04-08 | 1988-04-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259560A true JPH01259560A (ja) | 1989-10-17 |
Family
ID=13925275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087808A Pending JPH01259560A (ja) | 1988-04-08 | 1988-04-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259560A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04186836A (ja) * | 1990-11-21 | 1992-07-03 | Nec Corp | 半導体装置 |
| JPH04229649A (ja) * | 1990-04-27 | 1992-08-19 | Digital Equip Corp <Dec> | 自己整合珪素化ｃｍｏｓ工程中にｅｓｄ保護用ｎチャネルクランプを製造する方法及びこのようなクランプを有する集積回路装置 |
| EP0533476A3 (ja) * | 1991-09-18 | 1994-03-23 | Fujitsu Ltd | |
| EP0654830A3 (en) * | 1990-08-09 | 1997-10-22 | Nec Corp | Integrated semiconductor circuit component. |
| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
| US6459139B2 (en) | 1999-12-03 | 2002-10-01 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same |
| US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
| US20180247929A1 (en) * | 2017-02-25 | 2018-08-30 | Indian Institute Of Science | Semiconductor devices and methods to enhance electrostatic discharge (esd) robustness, latch-up, and hot carrier immunity |
-
1988
- 1988-04-08 JP JP63087808A patent/JPH01259560A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229649A (ja) * | 1990-04-27 | 1992-08-19 | Digital Equip Corp <Dec> | 自己整合珪素化ｃｍｏｓ工程中にｅｓｄ保護用ｎチャネルクランプを製造する方法及びこのようなクランプを有する集積回路装置 |
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