JPH0532986B2 - - Google Patents
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- JPH0532986B2 JPH0532986B2 JP25782087A JP25782087A JPH0532986B2 JP H0532986 B2 JPH0532986 B2 JP H0532986B2 JP 25782087 A JP25782087 A JP 25782087A JP 25782087 A JP25782087 A JP 25782087A JP H0532986 B2 JPH0532986 B2 JP H0532986B2
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- emitter
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- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 3
- 230000005284 excitation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はスイツチング回路に関し、特にスイツ
チングレギユレータ・DC−DCコンバータ等のス
イツチング回路に関する。
チングレギユレータ・DC−DCコンバータ等のス
イツチング回路に関する。
(ロ) 従来の技術
第４図乃至第６図を参照しつつ、第１の従来例
を説明する。
を説明する。
第４図に於いて、（＋Ｂ）は不安定な直流電源
である。１０はドライブ回路であり、トランジス
タQ1をオン・オフさせることにより直流信号を
交流信号に変換する。P1は入力端、P3は出力端
である。R1，R2は抵抗である。T1はトランスで
あり電圧値及び電流値を調整する。１２は整流回
路であり、ダイオードＤとコンデンサーC1より
為る。１４は分圧回路であり、抵抗R3，R4より
為る。
である。１０はドライブ回路であり、トランジス
タQ1をオン・オフさせることにより直流信号を
交流信号に変換する。P1は入力端、P3は出力端
である。R1，R2は抵抗である。T1はトランスで
あり電圧値及び電流値を調整する。１２は整流回
路であり、ダイオードＤとコンデンサーC1より
為る。１４は分圧回路であり、抵抗R3，R4より
為る。
１６は増幅回路であり、分圧回路１４の出力と
基準電圧値（Vref）の差を増幅する。例えば、
この比較回路１６の端子と端子の入力を第５
図のａに示す。この増幅回路１６は第５図ｂの
の信号を出力する。
基準電圧値（Vref）の差を増幅する。例えば、
この比較回路１６の端子と端子の入力を第５
図のａに示す。この増幅回路１６は第５図ｂの
の信号を出力する。
１８は三角波発振器又はのこぎり波発振器であ
る。２０はコンパレータであり、第５図ｂに示す
様に端子に増幅回路１６の出力が供給され、
端子に三角波発振器１８の出力が供給される。
る。２０はコンパレータであり、第５図ｂに示す
様に端子に増幅回路１６の出力が供給され、
端子に三角波発振器１８の出力が供給される。
コンパレータ２０はトランジスタQ3を介して
トランジスタQ1のオンオフを制御する。RLは負
荷である。
トランジスタQ1のオンオフを制御する。RLは負
荷である。
上記の動作を第５図を参照しつつ説明する。
例えば、負荷RLに流れる電流が増え、スイツ
チングレギユレータの内部等価抵抗による電位降
下が大きくなり出力電圧が下がると第５図ａの
に示す様に増幅回路１６の端子の入力が端子
の入力に対して低くなる。この為、コンパレータ
２０の端子の入力である三角波が端子に対し
て高くなつている時間が増加する。すなわち、制
御用のトランジスタQ3のオン時間が増え、スイ
ツチング用のトランジスタQ1のオン時間も増え
る。よつて、電源（＋Ｂ）からトランジスタQ1
を通して出力される電力が大きくなり、出力電圧
を上げる方向に負帰還がかかり、出力電圧は一定
に保たれる。
チングレギユレータの内部等価抵抗による電位降
下が大きくなり出力電圧が下がると第５図ａの
に示す様に増幅回路１６の端子の入力が端子
の入力に対して低くなる。この為、コンパレータ
２０の端子の入力である三角波が端子に対し
て高くなつている時間が増加する。すなわち、制
御用のトランジスタQ3のオン時間が増え、スイ
ツチング用のトランジスタQ1のオン時間も増え
る。よつて、電源（＋Ｂ）からトランジスタQ1
を通して出力される電力が大きくなり、出力電圧
を上げる方向に負帰還がかかり、出力電圧は一定
に保たれる。
このスイツチングレギユレータにとつて、重要
な特性である電力効率に大きくかかわる要素の１
つにトランジスタQ1の電力損失がある。
な特性である電力効率に大きくかかわる要素の１
つにトランジスタQ1の電力損失がある。
第６図に第４図のトランジスタQ1の各部の波
形を示す。第４図の点P2がローレベルとなると、
トランジスタQ1がカツトオンする。点P2がハイ
レベルとなるとトランジスタQ1がカツトオフす
る。ここで問題となるのは、トランジスタQ1の
オン期間にベース・エミツタ接合部に蓄積された
キヤリアである。点P2がハイレベルに切り変わ
つても、このキヤリアが抵抗R2を通して放電さ
れるまで、完全にカツトオフしないで遅れ時間が
生ずる。つまり、トランジスタQ1のコレクタ・
エミツタ電圧VCEは第６図ａの如くなる。又、
コレクタ電流ICはｂの如くなる。又、電力損失
PC（＝VCE×IC）はｃの如くなる。又、ｄはベ
ース電流Ibを示している。
形を示す。第４図の点P2がローレベルとなると、
トランジスタQ1がカツトオンする。点P2がハイ
レベルとなるとトランジスタQ1がカツトオフす
る。ここで問題となるのは、トランジスタQ1の
オン期間にベース・エミツタ接合部に蓄積された
キヤリアである。点P2がハイレベルに切り変わ
つても、このキヤリアが抵抗R2を通して放電さ
れるまで、完全にカツトオフしないで遅れ時間が
生ずる。つまり、トランジスタQ1のコレクタ・
エミツタ電圧VCEは第６図ａの如くなる。又、
コレクタ電流ICはｂの如くなる。又、電力損失
PC（＝VCE×IC）はｃの如くなる。又、ｄはベ
ース電流Ibを示している。
この様に、カツトオフの遅れによる電力損失
PCが大きい。
PCが大きい。
このため、ドライブ回路１０を第７図の様に構
成することが考えられる（特開昭61−154479号、
HO2M3／155）。
成することが考えられる（特開昭61−154479号、
HO2M3／155）。
第８図にこの場合のトランジスタQ1の各部の
波形を示す。点P2がローレベルとなり、トラン
ジスタQ1がオンの期間、コンデンサC2に抵抗R5，
R6を介して電荷が充電される。点P3がハイレベ
ルとなつた瞬間、コンデンサC2に蓄えられた電
荷を電源として、コンデンサC2→抵抗R6→トラ
ンジスタQ2のベースエミツタ→抵抗R7→コンデ
ンサC2と電流が流れて、トランジスタQ2がオン
となる。このトランジスタQ2のオンにより、ト
ランジスタQ1のベース・エミツタ間はシヨート
して瞬時にトランジスタQ1のベース・エミツタ
間の蓄積キヤリアを引き抜きトランジスタQ1を
カツトオフとする。依つて、第８図ｃの様に遅れ
時間による電力損失PCは少なくなる。
波形を示す。点P2がローレベルとなり、トラン
ジスタQ1がオンの期間、コンデンサC2に抵抗R5，
R6を介して電荷が充電される。点P3がハイレベ
ルとなつた瞬間、コンデンサC2に蓄えられた電
荷を電源として、コンデンサC2→抵抗R6→トラ
ンジスタQ2のベースエミツタ→抵抗R7→コンデ
ンサC2と電流が流れて、トランジスタQ2がオン
となる。このトランジスタQ2のオンにより、ト
ランジスタQ1のベース・エミツタ間はシヨート
して瞬時にトランジスタQ1のベース・エミツタ
間の蓄積キヤリアを引き抜きトランジスタQ1を
カツトオフとする。依つて、第８図ｃの様に遅れ
時間による電力損失PCは少なくなる。
第９図に第３の従来例を示す。この回路の動作
波形は第７図の回路と略等しい。
波形は第７図の回路と略等しい。
第１０図に第４の従来例を示す。この例は、ト
ランスT2の逆起電力を利用してトランジスタQ1
の蓄積キヤリアを引き抜く（消失せしめる）ので
あるが、トランスT2は体積が大きく価格も高い。
ランスT2の逆起電力を利用してトランジスタQ1
の蓄積キヤリアを引き抜く（消失せしめる）ので
あるが、トランスT2は体積が大きく価格も高い。
(ハ) 発明が解決しようとする問題点
本発明は、簡単な構成で損失電力の少ないスイ
ツチング駆動回路を提供することを目的とする。
ツチング駆動回路を提供することを目的とする。
ところで、トランジスタQ1をスイツチとして
理想的に使用した場合のベース電流Ibは以下の式
で表わせる。
理想的に使用した場合のベース電流Ibは以下の式
で表わせる。
Ib≒Ic／hFE ……(1)
尚、（IC）はコレクタ電流、（hFE）は増幅率で
ある。
ある。
つまり、Ib＜IC／hFEとなると、
トランジスタは飽和領域から能動領域に引き込
まれ電力損失が増え、また、Ib＞Ic／hFEになる
と深く飽和領域に入り込む為カツトオフ時の遅れ
が大きくなりまたオン定常期間にも必要以上のベ
ース電流が流れる為損失となる。したがつて常に
式(1)を満足する様にベース電流を供給するのが望
ましい。しかし乍ら、第７図の例では、第８図に
示す様に、コレクタ電流ICとベース電流Ibは、台
形波と矩形波であり、(1)式を常に満たしてはいな
い。
まれ電力損失が増え、また、Ib＞Ic／hFEになる
と深く飽和領域に入り込む為カツトオフ時の遅れ
が大きくなりまたオン定常期間にも必要以上のベ
ース電流が流れる為損失となる。したがつて常に
式(1)を満足する様にベース電流を供給するのが望
ましい。しかし乍ら、第７図の例では、第８図に
示す様に、コレクタ電流ICとベース電流Ibは、台
形波と矩形波であり、(1)式を常に満たしてはいな
い。
本発明の実施例は、トランジスタQ1のオン期
間に無駄に消費されるベース電流を簡単な回路で
低減せしめるものである。
間に無駄に消費されるベース電流を簡単な回路で
低減せしめるものである。
(ニ) 問題点を解決するための手段
本発明は、スイツチングトランジスタQ1のエ
ミツタ・ベース間に蓄積キヤリア放出用トランジ
スタQ2のコレクタ・エミツタ接合を接続し上記
トランジスタQ2のベースと制御トランジスタQ3
の出力端P2間に抵抗R3を接続し、上記トランジ
スタQ1のベースと上記トランジスタQ3の出力端
P2との間にインダクタＬを接続することを特徴
とする。
ミツタ・ベース間に蓄積キヤリア放出用トランジ
スタQ2のコレクタ・エミツタ接合を接続し上記
トランジスタQ2のベースと制御トランジスタQ3
の出力端P2間に抵抗R3を接続し、上記トランジ
スタQ1のベースと上記トランジスタQ3の出力端
P2との間にインダクタＬを接続することを特徴
とする。
(ホ) 作用
本発明は、上記の様な構成なので、制御用のト
ランジスタQ3がオンすると、スイツチング用の
トランジスタQ1がオンし、インダクタＬには磁
気エネルギーが蓄えられる。次に、制御用のトラ
ンジスタQ3がオフとなると、インダクタＬに蓄
えられた磁気エネルギーを源にして、インダクタ
Ｌ→抵抗R3→トランジスタQ2のベースエミツタ
→インダクタＬと電流が流れ、トランジスタQ2
をオンせしめ、トランジスタQ1のベース・エミ
ツタ間の蓄積キヤリアが瞬時に消失する。
ランジスタQ3がオンすると、スイツチング用の
トランジスタQ1がオンし、インダクタＬには磁
気エネルギーが蓄えられる。次に、制御用のトラ
ンジスタQ3がオフとなると、インダクタＬに蓄
えられた磁気エネルギーを源にして、インダクタ
Ｌ→抵抗R3→トランジスタQ2のベースエミツタ
→インダクタＬと電流が流れ、トランジスタQ2
をオンせしめ、トランジスタQ1のベース・エミ
ツタ間の蓄積キヤリアが瞬時に消失する。
(ヘ) 実施例
第１図及び第２図を参照しつつ、本発明の一実
施例を説明する。尚、第１図及び第２図に於いて
第４図乃至第１０図と同一部分には同一符号を付
して重複説明を省略する。
施例を説明する。尚、第１図及び第２図に於いて
第４図乃至第１０図と同一部分には同一符号を付
して重複説明を省略する。
第４図と同様に、コンパレータ２０の出力によ
り制御用のトランジスタQ3がオンンすると、電
源（＋Ｂ）より電流がトランジスタQ1のエミツ
タ・ベース→インダクタＬと抵抗R9→トランジ
スタQ3のコレクタ・エミツタ→電源（＋Ｂ）と
流れて、トランジスタQ1のベース電流Ibが形成
される。そして、インダクタＬには磁気エネルギ
ーが蓄えられる。この時、インダクタＬの両端の
極性は、トランジスタQ1のベース側が正で、点
P2側が負である。
り制御用のトランジスタQ3がオンンすると、電
源（＋Ｂ）より電流がトランジスタQ1のエミツ
タ・ベース→インダクタＬと抵抗R9→トランジ
スタQ3のコレクタ・エミツタ→電源（＋Ｂ）と
流れて、トランジスタQ1のベース電流Ibが形成
される。そして、インダクタＬには磁気エネルギ
ーが蓄えられる。この時、インダクタＬの両端の
極性は、トランジスタQ1のベース側が正で、点
P2側が負である。
次に、トランジスタQ3がオフとなると、イン
ダクタＬの極性が反転して、インダクタＬ→抵抗
R8→蓄積キヤリア放電用トランジスタQ2のベー
ス・エミツタ間→インダクタＬに電流i′が流れ
る。このトランジスタQ2のベース電流i′により、
トランジスタQ2はオンとなり、トランジスタQ1
のエミツタ・ベース間の蓄積キヤリアは消失す
る。
ダクタＬの極性が反転して、インダクタＬ→抵抗
R8→蓄積キヤリア放電用トランジスタQ2のベー
ス・エミツタ間→インダクタＬに電流i′が流れ
る。このトランジスタQ2のベース電流i′により、
トランジスタQ2はオンとなり、トランジスタQ1
のエミツタ・ベース間の蓄積キヤリアは消失す
る。
この電流i′は次の様に示される。
−di′／dtＬ＋i′R≒０ ……(2)
又、トランジスタQ1の負荷となるトランスT1
の１次側励磁電流ILPは、トランジスタQ1のオフ
期間にトランスT1の磁束がリセツトされた状態
では、このトランスT1の１次巻線のインダクタ
ンスをLPとすると ＋Ｂ＝dilP／dt・LP（ｔ：時間） ……(3) となる。つまり ILP＝＋Ｂ／LP・ｔ ……(4) となる。つまり、電流（ILP）は時間に対して直
線的に増加する電流である。
の１次側励磁電流ILPは、トランジスタQ1のオフ
期間にトランスT1の磁束がリセツトされた状態
では、このトランスT1の１次巻線のインダクタ
ンスをLPとすると ＋Ｂ＝dilP／dt・LP（ｔ：時間） ……(3) となる。つまり ILP＝＋Ｂ／LP・ｔ ……(4) となる。つまり、電流（ILP）は時間に対して直
線的に増加する電流である。
トランスT1の１次側総電流とトランジスタQ1
のコレクタ電流ICは等しい。第２図第６図、第
８図のコレクタ電流ICがノコギリ波形に近い形
をしているのは前記励磁電流によるものである。
のコレクタ電流ICは等しい。第２図第６図、第
８図のコレクタ電流ICがノコギリ波形に近い形
をしているのは前記励磁電流によるものである。
トランスT1の１次側電流（トランジスタQ1の
コレクタ電流IC）は第３図に示す様にノコギリ
波形となる。尚、この時１次側励磁電流ILPとは
別に流れてしまう電流をIaとすると、 IC＝ILP＋Ia ……(5) となる。
コレクタ電流IC）は第３図に示す様にノコギリ
波形となる。尚、この時１次側励磁電流ILPとは
別に流れてしまう電流をIaとすると、 IC＝ILP＋Ia ……(5) となる。
トランジスタQ1のベース電流をIbとし、トラ
ンジスタQ1のVBE及びトランジスタQ3のVCE
（sat）を無視すると共に、インダクタＬに流れる
電流をIb1抵抗R9に流れる電流をIb2とすると、 Ib＝Ib1＋Ib2 ……(6) dIb1／dt・Ｌ＝Ｂ ……(7) Ib2・R9＝Ｂ ……(8) つまり、 Ib＝＋Ｂ／Ｌ・ｔ＋＋Ｂ／R9 ……(9) となる。
ンジスタQ1のVBE及びトランジスタQ3のVCE
（sat）を無視すると共に、インダクタＬに流れる
電流をIb1抵抗R9に流れる電流をIb2とすると、 Ib＝Ib1＋Ib2 ……(6) dIb1／dt・Ｌ＝Ｂ ……(7) Ib2・R9＝Ｂ ……(8) つまり、 Ib＝＋Ｂ／Ｌ・ｔ＋＋Ｂ／R9 ……(9) となる。
ここで、ベース電流の理想状態を示す(1)式と、
上記(4)(5)(6)より
Ｌ＝hFE・LP ……(10)
R9＝＋Ｂ・hFE／Ia ……(11)
となり、この値にインダクタＬと抵抗R9の値を
設定することにより、理想的なベース電流を供給
出来る。尚、前記Iaの値は、出力電流により変動
するが、実測により適当な値を設定する。
設定することにより、理想的なベース電流を供給
出来る。尚、前記Iaの値は、出力電流により変動
するが、実測により適当な値を設定する。
尚、上記実施例ではフライバツク形で説明した
が、本願は別にこれらに限られるわけではなく、
例えばフオワード型にも利用出来る。
が、本願は別にこれらに限られるわけではなく、
例えばフオワード型にも利用出来る。
(ト) 発明の効果
上記の如く、本発明に依れば、簡単な構成で効
率の良いスイツチング駆動を得られ有効である。
率の良いスイツチング駆動を得られ有効である。
第１図は本発明の一実施例を示す図、第２図は
その各部の波形を示す図、第３図はコレクタ電流
を示す図である。第４図は第１の従来例を示す
図、第５図、第６図はその各部の波形を示す図で
ある。第７図は第２の従来例を示す図、第８図は
その各部の波形を示す図である。第９図は第３の
従来例を示す図である。第１０図は第４の従来例
を示す図である。 Q1……トランジスタ（スイツチング用の第１
トランジスタ）、Q2……トランジスタ（第１トラ
ンジスタ蓄積キヤリア放電用の第２トランジス
タ）、Ｌ……インダクタ（インダクタンス素子）、
P3……点（出力端）、Q3……トランジスタ（スイ
ツチング制御用の第３トランジスタ）、R3……抵
抗。
その各部の波形を示す図、第３図はコレクタ電流
を示す図である。第４図は第１の従来例を示す
図、第５図、第６図はその各部の波形を示す図で
ある。第７図は第２の従来例を示す図、第８図は
その各部の波形を示す図である。第９図は第３の
従来例を示す図である。第１０図は第４の従来例
を示す図である。 Q1……トランジスタ（スイツチング用の第１
トランジスタ）、Q2……トランジスタ（第１トラ
ンジスタ蓄積キヤリア放電用の第２トランジス
タ）、Ｌ……インダクタ（インダクタンス素子）、
P3……点（出力端）、Q3……トランジスタ（スイ
ツチング制御用の第３トランジスタ）、R3……抵
抗。
Claims (1)
- 【特許請求の範囲】 １ オン・オフ動作により直流入力をスイツチン
グするスイツチング用の第１トランジスタQ1と、 この第１トランジスタQ1のエミツタ・ベース
間にコレクタ・エミツタを接続した第１トランジ
スタ蓄積キヤリア放電用の第２トランジスタQ2
と 出力端P2が前記第１トランジスタQ1のベース
にインダクタンス素子Ｌを介して接続されオン・
オフ動作により前記第１トランジスタQ1の動作
を制御するスイツチング制御用の第３トランジス
タQ3と、 前記第２トランジスタQ2のベースと前記出力
端P2との間に接続された抵抗R8とを、 備えることを特徴とするスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25782087A JPH0199472A (ja) | 1987-10-13 | 1987-10-13 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25782087A JPH0199472A (ja) | 1987-10-13 | 1987-10-13 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199472A JPH0199472A (ja) | 1989-04-18 |
| JPH0532986B2 true JPH0532986B2 (ja) | 1993-05-18 |
Family
ID=17311577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25782087A Granted JPH0199472A (ja) | 1987-10-13 | 1987-10-13 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199472A (ja) |
-
1987
- 1987-10-13 JP JP25782087A patent/JPH0199472A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0199472A (ja) | 1989-04-18 |
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