JPH053298A

JPH053298A - 半導体記憶装置

Info

Publication number: JPH053298A
Application number: JP3193389A
Authority: JP
Inventors: Hisashi Nagamine; 久之長峰
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1990-08-13
Filing date: 1991-08-02
Publication date: 1993-01-08
Anticipated expiration: 2013-03-09
Also published as: JP2723700B2

Abstract

(57)【要約】【構成】本発明の半導体記憶装置は、半導体基板の表面
に形成されたメモリセルアレイ領域と、このメモリセル
アレイ領域の所定の一辺に隣接して配置され第１の回路
レイアウトパターンを有するビット線平衡化回路と、メ
モリセルアレイ領域からみてビット線平衡化回路の外側
に配置され第２の回路レイアウトパターンを有するビッ
ト線電位供給回路と、前記ビット線供給回路のさらに外
側に配置され第１のレイアウトパターンと実質的に同一
の回路レイアウトパターンを有する第１のダミー配線領
域とを含んで構成される。【効果】これにより、周辺回路を形成するトランジスタ
の相互コンダクタンスの低下を防止でき、半導体記憶装
置の書込み、読出し動作の速度の低下や、誤まりを防止
することが可能となった。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に本発明は、半導体記憶装置に関し、特にスタチ
ック・ランダム・アクセス・メモリ（以下ＳＲＡＭとい
う）の周辺回路の構造に関する。

【０００２】

【従来の技術】一般に、ＳＲＡＭ等の半導体記憶装置
は、メモリセルアレイ領域とそれに隣接するデコーダ回
路、ビット線電位供給回路等の周辺回路とから構成され
ている。これらの周辺回路のうち、メモリセルアレイを
構成するビット線対を同電位にバランスさせるビット線
平衡化回路や、ビット線対に電位を供給するビット線電
位供給回路などの特定の周辺回路はビット線対ごとに設
置する必要がある。従って、これら特定の周辺回路は方
形のメモリセルアレイ領域の一辺に沿って、即ちメモリ
チップの周辺部の一辺に隣接して配置されている。これ
ら特定の周辺回路を構成するトランジスタ（ＦＥＴ、以
下同じ）のゲート電極は一般的にはポリシリコン膜で形
成されており、そのパターンの密度は非常に高くなって
いる。

【０００３】

【発明が解決しようとする課題】しかし、上述したよう
に従来のこのような構成の上記特定の周辺回路を含む半
導体記憶装置においては、メモリセルアレイ領域から他
の周辺回路にかけて、配線は所定パターンによって密に
配置されている。しかし、周辺回路のうち最も外側に配
置される回路、即ちメモリチップの最も外周部に配置さ
れる回路（一般には上述したビット線電位供給回路の一
部）は、その一辺が配線があまり配置されていないメモ
リチップの外周部に接している。その部分で配線パター
ンが密から疎へ変化し、そのパターンの規則性が乱れて
いる。

【０００４】形成パターンの規則性がこのように乱され
た領域の近傍の配線の幅は、その寸法が規則性を保って
形成された他の領域の配線に比べ、設計目標値よりも大
きくなる傾向があることを本発明の発明者は発見した。
配線、特にトランジスタのゲート電極となるポリシリコ
ンの配線の幅が設計目標値よりも大きくなると、結果と
してトランジスタのチャネル長が設計目標値よりも長く
なる。例えば、ポリシリコンの配線幅の設計目標値が
０．８μｍである場合、上述した原因により０．０６μ
ｍ程度配線の幅が太くなり、その配線をゲート電極とし
ているトランジスタのチャネル長がそれだけ長くなる。

【０００５】このように配線の幅が設計目標値より太く
なる理由の１つは、以下にのべるとおりであると考えら
れる。配線の形成パターンの規則性が乱されていると、
ポリシリコン膜を選択的に除去するためのリソグラフィ
ー工程、つまり、ホトレジストを塗布した後所定のマス
クパターンで露光する工程において、上記規則性の乱さ
れた箇所が光の回析に影響を与え、露光条件を変えてし
まう。即ち、選択的に残されるポリシリコン膜の幅が設
計目標値よりも大きくなる方向に露光条件が変化する。

【０００６】上述したように、配線の幅が設計目標値よ
り太くなるのはメモリチップの最も外周部に配置される
回路であり、一般にはビット線電位供給回路の一部であ
る。この電位供給回路を構成するトランジスタのチャネ
ル長が長くなると、それだけトランジスタの相互コンダ
クタンスが低下し、結果的にビット線に対する電位供給
能力の低下を招く。

【０００７】ビット線に対する電位供給能力の低下は、
信号読取りまたは書込みの際のビット線の電位変化に遅
延を生じさせるため、半導体記憶装置の読取り・書込み
速度を著しく低下させるばかりでなく、誤動作を発生さ
せる。

【０００８】したがって、本発明の目的は、周辺回路を
形成するトランジスタの相互コンダクタンス低下を防止
し、書込み・読取り速度の低下や誤動作の発生を防止し
た半導体記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板の表面にほぼ方形に形成されたメモリセ
ルアレイ領域と、このメモリセルアレイ領域の所定の一
辺に隣接して配置され予め定めた第１の配線パターンを
有するビット線平衡化回路と、前記メモリセルアレイ領
域からみてこのビット線平衡化回路の外側に配置され予
め定めた第２の配線パターンを有するビット線電位供給
回路と、このビット線電位供給回路のさらに外側に配置
され前記第１の配線パターンと実質的に類似したパター
ンをもつ第１のダミー配線領域とを備える。

【００１０】更に本発明の半導体記憶装置は、前記ビッ
ト線電位供給回路の各各の両端部にそれぞれ配置され前
記第２の配線パターンを有する第２のダミー配線領域を
併せ備える。

【００１１】望ましくは、前記第１、第２のダミー配線
領域は、前記ビット線平衡化回路およびビット線電位供
給回路の配線パターンと同一の製造工程で形成される。

【００１２】

【実施例】本発明について図面を参照して、説明する。
図１を参照すると、本発明の実施例の半導体記憶装置を
構成する半導体チップ６は、メモリセルがアレイ状に配
置されたメモリセルアレイ領域４と、ワード線を入力ア
ドレスに応じて選択する行デコーダ５と、ビット線対を
同電位にバランスさせるビット線平衡化回路３と、ビッ
ト線対に電位を供給するビット線電位供給回路１、２等
を含む（この半導体記憶装置は周辺回路として他の回路
も備えているが、説明の便宜上それら他の回路は省略し
てある）。

【００１３】ビット線平衡化回路３およびビット線電位
供給回路１、２はメモリセルアレイ領域４を構成するビ
ット線対にそれぞれ接続されるため、メモリセルアレイ
領域４に隣接して配置される。具体的には、ビット線平
衡化回路３がそれぞれのメモリセルアレイ領域４の一辺
に沿って配置され、このビット線平衡化回路３のメモリ
セルアレイ領域４からみて外側にビット線電位供給回路
１、２が配置される。

【００１４】更に、ビット線電位供給回路１のメモリセ
ルアレイ領域４からみて外側には、ダミー配線領域７が
設けられている。このダミー配線領域７は、後に詳述す
るとおり、ビット線平衡化回路３のポリシリコン配線と
類似した形状のポリシリコン配線層からなる。

【００１５】次に、図２を併せて参照すると、複数のメ
モリセルＭＣがアレイ状に配置されてメモリセルアレイ
領域４を形成している。メモリセルＭＣの各各には、１
本のワード線ＷＬと２本のビット線対Ｌａ、ＢＬｂ（図
２では、右端のコラムだけについてビット線対ＢＬａ、
ＢＬｂが示してある）からなるビット線対がそれぞれ接
続されている。ビット線対の数はメモリセルアレイ領域
４を形成するメモリセルのコラムの数に等しい。これら
ビット線対の各各はビット線平衡化回路３およびビット
線電位供給回路１、２にそれぞれ接続されている。

【００１６】ビット線平衡化回路３は、ソース・ドレイ
ン路がビット線ＢＬａとＢＬｂに接続されゲートが制御
信号φを供給する配線１０に接続されたトランジスタＭ
Ｐ３０をビット線対の数だけ含む。

【００１７】ビット線電位供給回路１、２は、ソース・
ドレイン路が電源端Ｖｃｃとビット線ＢＬａに接続され
ゲートが接地電源に接続された複数のトランジスタＭＰ
１０と、ソース・ドレイン路が電源端Ｖｃｃとビット線
ＢＬｂに接続され、ゲートが接地電源に接続された複数
のトランジスタＭＰ２０との対をそれそれ備えて構成さ
れている。トランジスタＭＰ１０とＭＰ２０の配置には
チップ表面積の制約があるので、複数のトランジスタＭ
Ｐ１０が形成される領域をビット線供給回路１とし、複
数のトランジスタＭＰ２０が形成される領域をビット線
供給回路２として図示のとおり交互に入り組んだ形に形
成する。

【００１８】ダミー配線領域７は上述のとおりビット線
電位供給回路１に隣接してさらに外側に配置される。

【００１９】この半導体記憶装置の読出動作時には、行
デコーダ５により選択された１本のワード線ＷＬが活性
化される。そのワード線ＷＬに接続されている複数のメ
モリセルＭＣの記憶内容がそれぞれのビット線対に供給
される。ビット線対を構成するビット線ＢＬａとＢＬｂ
のうちいずれか一方が、メモリセルＭＣの記憶内容に応
じて電源電位よりも低電位となり、他方のビット線は電
源電位そのままとなる。この２本のビット線の電位差を
センスアンプ（図示せず）で増幅し、列デコーダ（図示
せず）により選択された１つのビット線対を通じて出力
回路（図示せず）に送り出すことによって１つの記憶内
容に対する読出し動作が終了する。そして、次の読出し
の前に、制御信号φをアクティブレベルとすることによ
り、ビット線ＢＬａとＢＬｂが電気的に接続され、更に
ビット線電位供給回路１、２によりビット線ＢＬａ、Ｂ
Ｌｂは共に電源電位を回復する。

【００２０】このように、ビット線電位供給回路１、２
とビット線平衡化回路３により、ビット線対を構成する
２本のビット線の電位を共に電源電位に戻したのち、次
の読出し動作が行われる。

【００２１】図３は図２に示した半導体記憶装置のビッ
ト線電位供給回路１、２とビット線平衡化回路３および
ダミー配線領域７を示す平面図である。図２と同じ構成
部分には同じ番号を付してある。

【００２２】トランジスタＭＰ１０は、拡散層形成領域
１３内に形成され、ポリシリコン層８ａからなるゲート
電極はポリシリコン配線８ａと一体として形成され、ソ
ース領域はアルミニウム膜からなるビット線ＢＬａに複
数のコンタクト穴１２ａ−１を通じて接続され、ドレイ
ン領域はアルミニウム膜からなる電源配線１１に複数の
コンタクト穴１２ｂを通じて接続されている。

【００２３】ビット線電位供給回路２を構成するトラン
ジスタＭＰ２０も、拡散層形成領域１３内に形成され、
ポリシリコン層９ａからなるゲート電極は、ポリシリコ
ン配線９ｂと一体として形成され、ソース領域は複数の
コンタクト穴１２ａ−２を通じてアルミニウム膜からな
るビット線ＢＬａに接続され、ドレイン領域はトランジ
スタＭＰ１０と共通なドレイン領域により形成され、複
数のコンタクト穴１２ｂを通じてアルミニウム膜からな
る電源配線１１に接続されている。

【００２４】ビット線平衡化回路３を構成するトランジ
スタＭＰ３０は、拡散層形成領域１６内に形成され、そ
のゲート電極は３本のポリシリコン配線１０からなり、
ソースおよびドレイン領域がコンタクト穴１５を通じて
ビット線ＢＬａ、ＢＬｂにそれぞれ接続されている。

【００２５】ダミー配線領域７はポリシリコン配線１０
と等しい本数、配線幅およびピッチのポリシリコン配線
２０から構成され、ビット線電位供給回路２とビット線
平衡化回路３との間の距離と等しい距離だけビット線供
給回路１から隔てて配置されている。

【００２６】次に、本実施例の製造工程について説明す
る。半導体基板表面を選択的に酸化してメモリセルアレ
イ領域４、拡散層形成領域１３、１６などを区画する。
次に、拡散層形成領域１３、１６などにゲート酸化膜を
形成し、リンをドープした厚さ３５０から４００ｎｍの
ポリシリコン膜を披着する。次に、ポジ型のホトレジス
ト膜を被着し、ホトマスク上のパターンをホトレジスト
膜に転写する。この工程により、ビット線電位供給回路
１のゲート電極８ａ、ポリシリコン配線８ｂ、ビット線
電位供給回路２のゲート電極９ａ、９ｂ、ビット線平衡
化回路３のゲート電極１０などとともに、ダミー配線領
域７も同時に形成される。

【００２７】所定のパターンが転写されたホトレジスト
膜をマスクとしてプラズマエッチングによりポリシリコ
ン膜をパターニングしてゲート電極８ａ、９ａおよびポ
リシリコン配線８ｂ、９ｂ、およびダミー配線領域７を
形成する。

【００２８】図４にこの同一工程で形成されるポリシリ
コン膜の配線パターンを示す。同図に示すように、ダミ
ー配線領域７を設けることにより、ゲート電極８ａ、９
ａおよびポリシリコン配線９ａ、９ｂのパターンを中心
として半導体チップ６の外側および内側に、それぞれ配
線幅、ピッチが同一の３本の配線１０および２０のパタ
ーンが形成される。このような構成にすることにより、
ゲート電極８ａ、９ａおよびポリシリコン配線９ａ、９
ｂ、ダミー配線領域７がゲート電極８ａと９ａの中心を
通る線（図４のＣＬ）について対称なパターンの形に形
成できる。

【００２９】次に、ゲート電極８ａおよびポリシリコン
配線８ｂをマスクとして拡散層形成領域１３、１６にイ
オンを注入してソース、トレイン領域を形成し、トラン
ジスタＭＰ１０、ＭＰ２０、ＭＰ３０を形成する。

【００３０】層間絶縁膜の堆積、コンタクト穴１２、１
３、１４の形成を行なった後、アルミニウム膜を披着し
て電源配線１１およびビット線ＢＬａ、ＢＬｂを形成す
る。

【００３１】以上の工程により、本実施例による半導体
記憶装置が形成される。

【００３２】図５を参照すると、図４の右端すなわちチ
ップ端のゲート電極８ａ−１を１として左に向って数え
たゲート８ａの番号を横軸にとり、各番号のゲート電極
８ａのゲート幅Ｌを縦軸にとったグラフにおいて、本実
施例によって得られたビット線電位供給回路１のトラン
ジスタＭＰ１０のゲート電極の幅Ｌの値が黒点で、従来
技術によるゲート電極の幅ＬがＸでそれぞれ示されてい
る。尚、本実施例はゲート電極８ａの幅Ｌを０．８ｍμ
ｍ（図５のＡ）とし、同電極８ａのピッチを５μｍとし
ている。

【００３３】図５から明らかなとおり、従来技術による
半導体記憶装置の上記ゲート電極の幅が設計目標値０．
８μｍを０．０５μｍから０．０６μｍ程度上まわって
いるのに対して、本実施例においては、両者の差は０．
０３μｍ以下に留っている。このように、ゲート電極の
幅が設計目標値よりも大きくなるのを防止することが可
能となった理由は、ゲート電極８ａ、９ａおよびポリシ
リコン配線８ｂ、９ｂを含むポリシリコン層の形成パタ
ーンがダミー配線領域７により上記の対称性を有するた
め（図４参照）、ポリシリコン層形成のためのマスクパ
ターン露光の際に、光の回析に上述のムラが生じないた
めである。

【００３４】ゲート電極の幅が大きくなり、結果的にチ
ャネル長が長くなると、トランジスタの相互コンダクタ
ンスが低下することは上述のとおりである。

【００３５】トランジスタの相互コンダクタンス低下の
悪影響等をより定量的に示すように、横軸に時間ｔをと
り、縦軸にビット線の電位および読出し出力をとって示
した図６を参照すると、ビット線電位供給回路を構成す
るトランジスタＭＰ１０の相互コンダクタンス低下は、
ビット線の電位変化が実線（１）ａから点線（１）ｂに
変化し遅延を生じるため、半導体記憶装置の読出し出力
の立上りにも実線（２）ａから点線（２）ｂへの遅れ
（上記従来例では約２から３ｎｓｅｃ）を生じさせる。
これらの問題は本実施例によって解消された。

【００３６】上述の実施例において、ダミー配線領域７
の配線パターン２０はポリシリコン配線パターン１０と
類似の形状、即ちストライプの本数、幅およびピッチを
ほぼ同一にしたポリシリコン配線として説明したが、配
線パターン２０の配線幅、ピッチ幅等の値は配線１０と
厳密に同一である必要はなく、上述の対称性を実質的に
保っていれば十分である。

【００３７】第１の実施例が改良の対象としたメモリチ
ップ周辺部に配置されるビット線電位供給回路１のポリ
シリコン配線層の幅の増大とは別に、これらポリシリコ
ン配線層の配線パターンの各各の両端部で配線の幅が増
大することを本発明の発明者は観察した。この第２の実
施例はこの問題への解決策を提供する。

【００３８】より詳細に述べると、上記ポリシリコン配
線層の幅の増大はメモリセルアレイ領域からみてメモリ
チップの周辺部に近いビット線電位供給回路１、２に発
生するだけでなく、ビット線電位供給回路１、２のポリ
シリコン配線のパターンの各各の長さ方向端部において
同様に見られるので、これに対処するため、第２の実施
例では、ビット線電位供給回路１、２の各各の両端部に
ダミー配線領域１７を設ける（図７参照）。尚、この第
２の実施例においてダミー配線領域１７以外の他の構成
要素は第１の実施例と共通であるので、図７ではそれら
構成要素を共通の参照番号で表示するに留め説明は省略
する。

【００３９】図８は図７の半導体記憶装置のビット線電
位供給回路１、２、ビット線平衡化回路３およびダミー
配線領域１７を示す平面図である。

【００４０】ビット線電位供給回路１、２を構成するト
ランジスタＭＰ１０、ＭＰ２０およびビット線平衡化回
路３を構成するトランジスタＭＰ３０のパターン構成は
図３と同じである。

【００４１】ダミー配線領域１７は、ビット線電位供給
回路１、２を構成するポリシリコン層からなるゲート電
極８ａ、ポリシリコン配線８ｂのパターン構成と同じパ
ターンにより構成され、ビット線供給回路１、２の両端
部に設けられている。このパターン構成から、ポリシリ
コン配線パターンだけをとり出して示した図９から明ら
かなとおり、回路１、２の端部のポリシリコン層８ａ、
８ｂのパターンと一体的にポリシリコン配線層１８ａ、
１８ｂが配置される。本実施例では、ダミー配線領域１
７は、２つのポリシリコン配線１８ａとこれら配線１８
ａに接続される配線１８ｂとで構成される。

【００４２】図５と同様の物理量を同じ目盛で横軸およ
び縦軸にとって示した図１０のグラフに示すとおり、本
実施例によるビット線電位供給回路１、２のダミー配線
領域１７の効果は従来技術による場合（Ｘで表示）にく
らべて著しい。尚、このグラフは図５と同様にゲート電
極８ａの幅を０．８ｍμｍ（図１０のＡ）とし、８ａの
間のピッチを５μｍとしている。

【００４３】図１０から明らかのように、ポリシリコン
配線の幅Ｌは、パターンの端（図７の回路パターンの右
端）から２番目、即ちダミー配線領域１７の２本の配線
１８ａ−２までは、設計目標値に対して大きくなってい
るが、３番目以降のポリシリコン配線、即ちゲート電極
８ａ−１、８ｂでは設計目標値とあまり差がない。従っ
て、本実施例は、ビット線電位供給回路１、２を構成す
るトランジスタのゲート電極の幅の増大を抑え、トラン
ジスタの相互コンダクタンス低下を防止する。

【００４４】本実施例は、ダミー配線領域１７を２つの
ポリシリコン配線１８ｂで構成しているが、このポリシ
リコン配線１８ｂを３本以上にすればゲート電極８ａ、
８ｂの幅と設計目標値との差はいっそう小さくなる。

【００４５】又、ビット線平衡化回路３を構成するトラ
ンジスタＭＰ３０のゲート電極１０もダミー配線領域１
７の図８に向って下側まで延長することにより、更にゲ
ート電極８ａ、ポリシリコン配線層８ｂ、１０に対する
設計目標値に対するばらつきを抑えることが可能とな
る。

【００４６】本実施例においても、第１の実施例と同
様、ダミー配線領域１７を構成する配線１８ａ、１８ｂ
の配線幅、ピッチ幅等の値が厳密にゲート電極８ａ、配
線８ｂと同一である必要はなく、これら電極８ａ、配線
８ｂとダミー配線領域１７の配線１８ａ、１８ｂのパタ
ーンがほぼ類似していれば上述した効果が得られる。

【００４７】上記第２の実施例を第１の実施例に併せて
実施することにより、ビット線電位供給回路１、２のメ
モリセル領域からみて図３または図８の上下および左右
の両方向におけるトランジスタのゲート幅の不均一を解
消することが可能となり、書込み、読出し速度の低下や
誤動作を防止する効果を向上することは当業者には明ら
かであろう。

【００４８】また、上述の第１および第２の実施例で
は、トランジスタのゲート電極をポリシリコンで構成し
た場合について説明したが、これらゲート電極がアルミ
ニウムなどの他の材料で構成される場合も本発明が同様
に適用できることは明らかであろう。

【００４９】更に、本発明は、第１および第２の実施例
が構成するＳＲＡＭに限定されず、ＤＲＡＭ（ｄｙｎａ
ｍｉｃＲＡＭ）、マスクＲＯＭ、ＰＲＯＭ（ｐｒｏｇｒ
ａｍｍａｂｌｅｒｅａｄｏｎｌｙｍｅｍｏｒｙ）、
ＥＰＲＯＭ（ｅｒａｓａｂｌｅＰＲＯＭ）、ＥＥＰＲＯ
（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌｅＰＲ
ＯＭ）、等にも同様に適用可能であるも当業者に明らか
であろう。

【００５０】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、周辺回路を形成するトランジスタの相互コン
ダクタンスの低下を防止でき、半導体記憶装置の書込
み、読出し動作の速度の低下や、誤まりを防止すること
が可能となった。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の全体
を概略的に示す平面図である。

【図２】図１に示した半導体記憶装置の具体的回路構成
を示す回路図である。

【図３】図１に示した半導体記憶装置のビット線電位供
給回路およびビット線平衡化回路の一部の配線パターン
を概略的に示す平面図である。

【図４】図３に示した配線パターンのうちポリシリコン
配線層だけの配線パターンを示す平面図である。

【図５】本実施例および従来技術による半導体記憶装置
におけるゲート幅の設計目標値に対するばらつきを示す
グラフである。

【図６】半導体記憶装置のビット線の電圧レベル波形と
出力波形を示す波形図である。

【図７】本発明の第２の実施例の半導体記憶装置の全体
を概略的に示す平面図である。

【図８】図７に示した半導体記憶装置のビット線電位供
給回路およびビット線平衡化回路の一部の配線パターン
を概略的に示す平面図である。

【図９】図７に示した配線パターンのうちポリシリコン
配線層だけの配線パターンを示す平面図である。

【図１０】本実施例および従来技術による半導体記憶装
置におけるゲート幅の設計目標値に対するばらつきを示
すグラフである。

【符号の説明】

１、２ビット線電位供給回路３ビット線平衡化回路４メモリセルアレイ領域５行デコーダ６半導体チップ７ダミー配線領域

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上にほぼ方形に形成さ
れたメモリセルアレイ領域と、前記メモリセルアレイ領
域の所定の一辺に隣接して配置され第１の回路レイアウ
トパターンを有するビット線平衡化回路と、前記メモリ
セルアレイ領域からみて前記ビット線平衡化回路の外側
に配置され第２の回路レイアウトパターンを有するビッ
ト線電位供給回路と、前記ビット線供給回路のさらに外
側に配置され前記第１のレイアウトパターンと実質的に
同一の回路レイアウトパターンを有する第１のダミー配
線領域とを含むことを特徴とする半導体記憶装置。
【請求項２】半導体基板の表面にほぼ方形に形成され
たメモリセルアレイ領域と、前記メモリセルアレイ領域
の所定の一辺に隣接して配置され第１の回路レイアウト
パターンを有するビット線平衡化回路と、前記メモリセ
ルアレイ領域からみて前記ビット線平衡化回路の外側に
配置され第２の回路レイアウトパターンを有するビット
線電位供給回路と、前記ビット線電位供給回路の両端部
にそれぞれ配置され各各が前記第２の回路レイアウトパ
ターンと実質的に同一の回路レイアウトパターンを有す
る第２のダミー配線領域とを含むことを特徴とする半導
体記憶装置。
【請求項３】前記第１のダミー配線領域は前記ビット
線電位供給回路の所定配線と同一製造工程で設けられた
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記ビット線電位供給回路の所定配線は
ポリシリコン膜であることを特徴とする請求項３記載の
半導体記憶装置。