JPH053307A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ボーダーレスマスタースライス半導
体装置に関し、マスターウエハ全面に配列される基本セ
ルの集積度を向上させる。 【構成】縦方向に延びるスクライブラインに隣接して形
成された、横方向にＮ１個連続するウエル領域及び中間
領域からなるパッド領域にパッドが配置されるととも
に、該パッド領域に隣接して形成された、横方向にＮ２
個連続するウエル領域及び中間領域からなる入出力回路
領域内の配線により入力用及び／又は出力用回路が形成
されてなり、Ｎ１とＮ２とが互いに素なる関係を満足す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスタースライス方式
の半導体装置に関する。

【０００２】

【従来の技術】近年、客先からの要求に迅速に対処する
こと等のために、ＬＳＩの設計、製造上大きなウェイト
を占める拡散処理までを画一的に処理しておき、その後
の回路配線のみを品種毎に行うマスタースライス方式が
採用されてきている。このマスタースライス方式は、開
発期間の短縮化、開発費用の低減化に役立ち、さらに標
準化により自動化を促進することができ、また開発品種
の特性を的確に予測することができる等の長所を有す
る。

【０００３】図３は、多数の基本マスタースライスチッ
プが形成されたウエハを表わした模式図、図４は、その
基本マスタースライスチップ１個分を拡大して表わした
図である。ここで図４（ａ）は、回路配線を行う前の状
態、図４（ｂ）は回路配線を行い（演算領域および入出
力回路領域における回路配線は省略した）さらにスクラ
イブを行った後の状態を表わしている。

【０００４】図３に示すように、ウエハ２上に、図に破
線で示す縦横の多数のスクライブ予定線４ａ，４ｂで囲
まれた各升目内に１つずつ基本マスタースライスチップ
６が形成されている。これらの各基本マスタースライス
チップ６は、図４（ａ）に示すように、多数の論理演算
用の基本セルが形成された第一の領域６１と該第一の領
域６１を取り巻くように多数の入力用セル及び／又は出
力用セル（以下、単に「入出力用セル」と称する）が形
成された第二の領域６２から形成されている。ここで、
互いに隣接する基本マスタースライスチップ６の間に
は、回路配線に際し入出力用セルと接続される導体パッ
ドを配置するため、およびその後スクライブするための
間隙８が設けられている。

【０００５】このウエハ２に回路配線を行うとともに外
部回路との接続のためのパッドを配置し、さらにスクラ
イブを行うことにより図４（ｂ）に示すような半導体チ
ップが完成する。ここで、このマスタースライス方式に
おいては回路配線より前の工程までは個々の品種によら
ずあらかじめ製作されるものであるため、論理演算用基
本セルの数、入出力用基本セルの数等が固定され、した
がって論理演算用基本セルが少なくて済む品種、複雑な
論理演算を行う必要のある品種等を想定して、例えば４
００ゲート用、８００ゲート用、２０００ゲート用、…
といった多数種類の基本マスタースライスチップを準備
しておく必要がある。このため汎用性を目的としたマス
タースライス方式の長所が一部殺がれる結果となってし
まっている。

【０００６】この問題を解決するために、ウエハ全面に
論理演算用基本セルを配置することが提案されている
（特開平２−５８８７１号公報参照）。図５は、この提
案によるウエハの平面図、図６は図５の微細領域Ａを拡
大して示した模式図である。この提案に係るウエハ１２
は、図６に示すような構造の基本セル１４がその全面に
亘って配置されたものである。この基本セル１４は独立
されたウエル領域１６と、このウエル領域１６と縦方向
に隣接する中間領域１８とからなる。このウエル領域１
６は、例えばウエハ１２がｎ型半導体ウエハの場合、こ
のウエハ上にｐ型不純物がドーピングされて形成され
る。このＰ型ウエル領域には、２つのｎチャネルＭＯＳ
トランジスタ群２０が形成されている。このｎチャネル
ＭＯＳトランジスタ群２０は、第一ｎ⁺ 型領域−第一シ
リコンゲート端子−第二ｎ⁺ 型領域第二シリコンゲート
端子−第三ｎ⁺型領域の順に配列され、直列に接続され
た２つの電流通路及び相互に横方向に並列に配列された
二つのゲート端子等を持つ一対のｎチャネルＭＯＳトラ
ンジスタから構成されている。上記第二ｎ⁺ 型領域は一
対のｎチャネルＭＯＳトランジスタのうちの一方のドレ
イン領域となり、それと同時に他方のソース領域とな
る。また、上記ｐ型ウエル領域１６には三つのｐ⁺ 型拡
散領域２２が形成されている。このｐ⁺ 型拡散領域２２
は、上記２つのｎチャネルＭＯＳトランジスタ群２０の
中間および両側に配置されている。

【０００７】また上記中間領域１８には、上記ウエル領
域１６内の２つのｎチャネルＭＯＳトランジスタ群２０
と相互に対応する、横方向に２つのｐチャネルＭＯＳト
ランジスタ群２４が形成されている。このｐチャネルＭ
ＯＳトランジスタ群２４は、第一ｐ⁺ 型領域−第一シリ
コンゲート端子−第二ｐ⁺ 型領域−第二シリコンゲート
端子−第三ｐ⁺ 型領域の順に配置され、直列に接続され
た２つの電流通路及び相互に横方向に配列された２つの
ゲート端子を持つ一対のｐチャネルＭＯＳトランジスタ
で構成されている。上記第二ｐ⁺ 型領域は一対のｐチャ
ネルＭＯＳトランジスタのうちの一方のドレイン領域と
なり、これと同時に他方のソース領域となる。また、上
記中間領域１８には３つのｎ⁺ 型拡散領域２６が形成さ
れている。このｎ⁺ 型拡散領域２６は、上記２つのｐチ
ャネルＭＯＳトランジスタ群２４の中間および両側に配
置されている。

【０００８】ここで上記ウエル領域１６内のｐ⁺ 型拡散
領域２２および上記中間領域１８内のｎ+ 型拡散領域２
６は、それぞれウエル領域１６、中間領域１８の基板電
位を安定化させるのに使用される。ここでウエハ上に形
成されたウエル内に配置されたＭＯＳトランジスタ等の
回路素子は、そのウエルがスクライブにより傷つけられ
ない限り使用可能であるため、上記のように極く小さな
基本セル１４をウエハ１２の全面に配置すると任意の位
置をスクライブすることができ、入出力用回路もこの基
本セル１４を用いて構成することにより、任意の大きさ
の、かつ無駄なスペースの少ない半導体チップが構成さ
れる。

【０００９】

【発明が解決しようとする課題】ここで、分割された複
数のウエル領域を形成すると互いに隣接するウエル領域
の中間にスペースが必要となり、またウエル領域の境界
よりも所定の距離だけ内側に入った位置からしか回路素
子を配置することができないため、ウエル領域をみだり
に分割して形成することは集積度の向上の観点から好ま
しくない。上記のように極く小さな基本セル１４をウエ
ハ１２の全面に形成すると、あまりにも多数のウエル領
域１６が存在することとなり、したがって無駄なスペー
スをなくして集積度の向上を図るというマスタースライ
ス方式の目的が殺がれる結果となる。

【００１０】本発明は、この点に鑑み、集積度をさらに
向上させたマスタースライス方式の半導体装置を提供す
ることを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、第一伝導型半導体ウエハの全
面に、多数の第一伝導型ＭＯＳトランジスタ及び多数の
第二伝導型拡散領域が横方向に並ぶように形成された横
方向に所定の長さを有する第二伝導型ウエル領域が横方
向に多数配列されるとともに、多数の第二伝導型ＭＯＳ
トランジスタ及び多数の第一伝導型拡散領域が横方向に
並ぶように形成された横方向に前記所定の長さを有する
第一伝導型中間領域が、縦方向に前記第二伝導型ウエル
領域と交互に配列されるように横方向に多数配列されて
なるマスタースライス型半導体装置において、縦方向に
延びるスクライブラインに隣接して形成された、横方向
にＮ１個連続する前記第二伝導型ウエル領域及び前記第
一伝導型中間領域からなるパッド領域にパッドが配置さ
れるとともに、該パッド領域に隣接して形成された、横
方向にＮ２個連続する前記第二伝導型ウエル領域及び前
記第一伝導型中間領域からなる入出力回路領域内の配線
により入力用及び／又は出力用回路が形成されてなり、
前記Ｎ１と前記Ｎ２とが互いに素なる関係を満足するも
のであることを特徴とするものである。

【００１２】ここで上記「第一伝導型」、「第二伝導
型」は、その一方がｐ型、他方がｎ型であり、ｐ型とｎ
型とのいずれが第一伝導型であってもよい。

【００１３】

【作用】上記パッド領域はパッドの配置に使用されるた
め、このパッド領域内にある上記第二伝導型ウエル領域
および上記第一伝導型中間領域内の回路素子は使用され
ない。また上記入出力回路領域内の回路素子は、入力用
回路及び／又は出力用回路のために用いられ、この入出
力回路領域よりも内側の演算領域内に形成されている回
路素子は論理演算用として用いられる。ここで、入出力
用回路は、外部から侵入するノイズや過度の電圧等によ
り破壊されないようにその回路が構成されており、一方
上記演算領域内の論理回路は、ノイズ等は入出力用回路
で防止されるものとしてその回路が構成される。したが
ってこれらの点に鑑みると、上記演算領域と上記入出力
回路領域との境界、および該入出力回路領域と上記パッ
ド領域の境界ではウエル領域が互いに分離されているこ
とが好ましい。

【００１４】一方前述した従来例のようにウエル領域を
あまりにも細分化しすぎると、前述したように、集積度
が低下する結果となる。本発明は、これらを総合的に検
討することにより完成されたものであり、上記Ｎ１とＮ
２とが互いに素なる関係を有するものであること、即
ち、上記第二伝導型ウエル領域の横方向の上記所定の厚
さをＬとしたとき、上記パッド領域、上記入出力回路領
域の横方向の各寸法Ｎ１・Ｌ，Ｎ２・Ｌの最大公約数が
上記所定の長さＬとなる関係を有するものであるため、
演算領域と入出力回路領域との間、入出力回路領域とパ
ッド領域との間にウエル領域が跨って形成されることが
防止されるととももに、前述した従来例のようにウエル
を細分化し過ぎた場合と比べ集積度を例えば２０％程度
向上させることができる。

【００１５】

【実施例】以下本発明の実施例について説明する。図１
は、本発明の一実施例に係る半導体装置の、ウエハ上に
配列された基本セル群の一単位を表わした模式図であ
る。この一単位を構成する基本セル群１４’が、その長
手方向（図の左右方向）がウエハの横方向（一定の方
向）に並ぶようにウエハ全面に亘って配置される。この
図において、図６に示す基本セルの各構成要素と対応す
る構成要素には、図６に付した番号と同一の番号を付し
て示し、共通点についての詳細な説明は省略する。

【００１６】この基本セル群１４’は、独立されたウエ
ル領域１６’と、このウエル領域１６’と縦方向に隣接
する中間領域１８’とからなる点は、従来例における基
本セル１４（図６参照）と同様であるが、ウエル領域１
６’内にＭＯＳトランジスタ群２０が例えば２０〜３０
個配置されている。中間領域１８’についても同様であ
る。

【００１７】ここでこの一単位の長さＬは以下のように
規定される。図２は、図１に示すような単位セル群１
４’が全面に形成されたウエハに回路配線を施した後の
スクライブラインの近傍を拡大して示した模式図であ
る。スクライブライン３０は、その中央線３０ａが、図
１に示す単位セル群１４’どおしの境界線上となるよう
にその位置が定められる。このスクライブライン３０に
隣接して、パッド３２ａが配置されるパッド領域３２が
形成されており、そのパッド領域３２に隣接して、図１
に示すＭＯＳトランジスタ群２０，２４を用いて配線さ
れた入出力回路３４ａが形成された入出力回路領域３４
が形成されており、さらにその入出力回路領域３４に隣
接して図１に示すＭＯＳトランジスタ群２０，２４を用
いて論理演算回路が形成された演算領域３６が形成され
ている。

【００１８】ここで、パッド領域３２、入出力回路領域
３４はその横方向に図１に示す単位セル群１４’をそれ
ぞれＮ１個、Ｎ２個用いて形成されている。ここでＮ１
とＮ２とは互いに素となるように単位セル群１４’、パ
ッド領域３２、入出力回路領域３４の横方向の長さＬ、
Ｎ１・Ｌ、Ｎ２・Ｌが定められている。即ちＬはＮ１・
ＬとＮ２・Ｌとの最大公約数である。したがって、演算
領域３６と入出力回路領域３４の双方、入出力回路領域
３４とパッド領域３２の双方に跨った単位セル群１４’
が形成されることが防止されるとともに、この条件を満
足する範囲で、単位セル群１４’が横方向に最大限の長
さＬを有するものとなる。これにより図６に示すように
各単位セル１４毎にウエル１６を形成した場合と比べ２
０％程度集積度が向上する。

【００１９】

【発明の効果】以上説明したように、本発明の半導体装
置は、横方向に単位セル群がＮ１個連続する領域からな
るパッド領域と横方向に単位セル群がＮ２個連続する領
域からなる入出力回路領域を有し、Ｎ１とＮ２とが互い
に素なる関係を満足するものであるため、ウエルを細分
化しすぎることによる集積度の低下が防止され、これに
より集積度がさらに向上することとなる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の、ウエハ
上に配置された基本セル群の一単位を表わした模式図で
ある。

【図２】図１に示すような単位セル群が全面に形成され
たウエハに回路配線を施した後のスクライブラインの近
傍を拡大して示した模式図である。

【図３】多数の基本マスタースライスチップが形成され
たウエハを表わした模式図である。

【図４】基本マスタースライスチップ１個分を拡大して
表わした図である。

【図５】従来の提案によるウエハの平面図である。

【図６】図５の微細領域Ａを拡大して示した模式図であ
る。

【符号の説明】

２，１２ ウエハ ４ａ，４ｂ スクライブ予定線 ６ 基本マスタースライスチップ ８ 間隙 １４ 基本セル １４’ 基本セル群 １６，１６’ ウエル １８ 中間領域 ２０，２４ ＭＯＳトランジスタ群 ３０ スクライブライン ３２ パッド領域 ３２ａ パッド ３２ｂ パッド領域と入出力回路領域の境界 ３４ 入出力回路領域 ３４ａ 入出力回路 ３４ｂ 入出力回路と演算領域の境界 ３６ 演算領域 ６１ 多数の論理回路用基本セルが形成された領域 ６２ 多路の入出力用基本セルが形成された領域 ６３ パッド

Claims (1)

1. 【特許請求の範囲】 【請求項１】 第一伝導型半導体ウエハの全面に、多数
   の第一伝導型ＭＯＳトランジスタ及び多数の第二伝導型
   拡散領域が横方向に並ぶように形成された横方向に所定
   の長さを有する第二伝導型ウエル領域が横方向に多数配
   列されるとともに、多数の第二伝導型ＭＯＳトランジス
   タ及び多数の第一伝導型拡散領域が横方向に並ぶように
   形成された横方向に前記所定の長さを有する第一伝導型
   中間領域が、縦方向に前記第二伝導型ウエル領域と交互
   に配列されるように横方向に多数配列されてなるマスタ
   ースライス型半導体装置において、縦方向に延びるスク
   ライブラインに隣接して形成された、横方向にＮ１個連
   続する前記第二伝導型ウエル領域及び前記第一伝導型中
   間領域からなるパッド領域にパッドが配置されるととも
   に、該パッド領域に隣接して形成された、横方向にＮ２
   個連続する前記第二伝導型ウエル領域及び前記第一伝導
   型中間領域からなる入出力回路領域内の配線により入力
   用及び／又は出力用回路が形成されてなり、前記Ｎ１と
   前記Ｎ２とが互いに素なる関係を満足するものであるこ
   とを特徴とする半導体装置。