JPH0563165A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】本発明は、ボーダーレスマスタースライス半導
体装置に関し、スクライブラインをほぼ任意の位置に設
定するとともに入出力保護回路の構成を容易にする。 【構成】互いに左右に隣接する、論理回路用ＭＯＳトラ
ンジスタ２０・２４が横方向に配列された第１のパター
ンと入出力保護回路用素子４４・４６が配置された第２
のパターンとの組合せからなる第３のパターンと合同の
パターンを、ウエハの全面に多数形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスタースライス方式
の半導体装置に関する。

【０００２】

【従来の技術】近年、客先からの要求に迅速に対処する
こと等のために、ＬＳＩの設計、製造上大きなウェイト
を占める拡散処理まで画一的に処理しておき、その後の
回路配線のみを品種毎に行うマスタースライス方式が採
用されてきている。このマスタースライス方式は開発期
間の短縮化、開発費用の低減化に役立ち、さらに標準化
により自動化を促進することができ、また開発品種の特
性を的確に予測することができる等の長所を有する。

【０００３】図３は多数の基本マスタースライスチップ
が形成されたウエハを表わした模式図、図４はその基本
マスタースライスチップ１個分を拡大して示した模式図
である。ここで、図４（ａ）は回路配線を行う前の状
態、図４（ｂ）は回路配線を行いさらにスクライブを行
った後の状態を表わしている。図３に示すように、ウエ
ハ２上に、図に破線で示す縦横の多数のスクライブ予定
線４ａ、４ｂで囲まれた各升目内に１つずつ基本マスタ
ースライスチップ６が形成されている。これらの各基本
マスタースライスチップ６は、図４（ａ）に示すように
多数の論理演算用の基本セルが形成された第一の領域６
１と、該第一の領域６１を取り巻くように多数の入力用
セル及び／又は出力用セル（以下、単に「入出力用セ
ル」と称する）が形成された第二の領域６２から形成さ
れている。ここで、互いに隣接する基本マスタースライ
スチップ６の間には、回路配線に際し、入出力用セルと
接続される導体パッドを配置するため、およびその後ス
クライブするための間隙８が設けられている。

【０００４】このウエハ２に回路配線を行うと共に外部
回路との接続のためのパッドを配置し、さらにスクライ
ブを行うことにより図４（ｂ）に示すような半導体チッ
プが完成する（領域６１及び領域６２の回路配線の図示
は省略した）。ここで、このマスタースライス方式にお
いては、回路配線より前の工程までは個々の品種によら
ずあらかじめ製作されるものであるため、論理演算用基
本セルの数、入出力用基本セルの数等が固定され、した
がって論理演算用基本セルが少なくて済む品種、複雑な
論理演算を行う必要のある品種等を想定して、例えば４
００ゲート用、８００ゲート用、２０００ゲート用、…
といった多数種類の基本マスタースライスチップを準備
しておく必要がある。このため汎用性を目的としたマス
タースライス方式の長所が一部殺がれる結果となってし
まっている。

【０００５】この問題を解決するために、ウエハ全面に
論理演算用基本セルを配置することが提案されている
（特開平２−５８８７１号公報参照）。図５は、この提
案によるウエハの平面図、図６は図４の微細領域Ａを拡
大して示した模式図である。この提案に係るウエハ１２
は、図６に示すような構造の基本セル群１４がその全面
に亘って配置されたものである。この基本セル群１４
は、独立されたウェル領域１６と、このウェル領域１６
と縦方向に隣接する中間領域１８とからなる。このウェ
ル領域１６は、例えばウエハ１２がｎ型半導体ウエハの
場合、このウエハ上にＰ型不純物がドーピングされて形
成される。このＰ型ウェル領域には、２つのｎチャンネ
ルＭＯＳトランジスタ群２０が形成されている。このｎ
チャンネルＭＯＳトランジスタ群２０は、第一ｎ⁺ 型領
域−第一シリコンゲート端子−第二ｎ⁺ 型領域−第二シ
リコンゲート端子−第三ｎ⁺ 型領域の順に配列され、直
列に接続された２つの電流通路及び相互に横方向に並列
に配列された二つのゲート端子等を持つ一対のｎチャン
ネルＭＯＳトランジスタから構成されている。上記第二
ｎ⁺ 型領域は一対のｎチャンネルＭＯＳトランジスタの
うちの一方のドレイン領域となりそれと同時に他方のソ
ース領域となる。また、上記Ｐ型のウエル領域１６には
三つのＰ⁺ 型拡散領域２２が形成されている。このＰ⁺
型拡散領域２２は、上記２つのｎチャンネルＭＯＳトラ
ンジスタ群２０の中間及び両側に配置されている。

【０００６】また上記中間領域１８には、上記ウェル領
域１６内の２つのｎチャンネルＭＯＳトランジスタ群２
０と相互に対応する、横方向に２つのＰチャンネルＭＯ
Ｓトランジスタ群３４が形成されている。このＰチャン
ネルＭＯＳトランジスタ群２４は、第一Ｐ⁺ 型領域−第
一シリコンゲート端子−第二Ｐ⁺ 型領域−第二シリコン
ゲート端子−第三Ｐ⁺ 型領域の順に配置され、直列に接
続された２つの電流通路及び相互に横方向に配列された
２つのゲート端子を持つ一対のＰチャンネルＭＯＳトラ
ンジスタで構成されている。上記第二Ｐ⁺ 型領域は一対
のＰチャンネルＭＯＳトランジスタのうちの一方のドレ
イン領域となり、これと同時に他方のソース領域とな
る。また、上記中間領域１８には３つのｎ⁺ 型拡散領域
２６が形成されている。このｎ⁺ 型拡散領域２６は、上
記２つのｐチャンネルＭＯＳトランジスタ群２４の中間
及び両側に配置されている。

【０００７】ここで、上記ウェル領域１６内のＰ⁺ 型拡
散領域２２及び上記中間領域１８内のｎ⁺ 型拡散領域２
６は、それぞれウェル領域１６、中間領域１８の基板電
位を安定化させるのに使用される。ここで、ウエハ上に
形成されたウェル内に配置されたＭＯＳトランジスタ等
の回路素子は、そのウェルがスクライブにより傷つけら
れないかぎり使用可能であるため、上記のように極く小
さな基本セル１４をウエハ１２の全面に配置すると任意
の位置をスクライブすることができ、入出力用回路もこ
の基本セル１４を用いて構成することにより任意の大き
さのかつ無駄なスペースの少ない半導体チップが構成さ
れる。

【０００８】

【発明が解決しようとする課題】通常、半導体チップの
入出力用回路は、外部から侵入するノイズや過度の電圧
等により破壊されないようにその回路が構成されてお
り、一方演算領域内の論理回路は、ノイズ等は入出力用
回路で防止されるものとして構成され、したがって入出
力用回路領域は保護回路を構成するのに適した構造と素
子で、演算領域の基本セルは集積度の関係上論理演算用
に最適化された構造と素子でそれぞれ構成される。

【０００９】しかるに上記特開平２−５８８７１号公報
のように１種類の基本セルで入出力用回路も論理回路も
構成した場合には、（１）基本セルを論理演算用に最適
化した構造とすると、従来と同等な入出力保護性能を実
現するのが非常に困難であり、（２）基本セルの素子を
入出力保護用に最適化した構造とすると、論理演算回路
の集積度が大きく低下するという問題が生じる。

【００１０】本発明は、この点に鑑み、ウエハ全面に基
本セルを配置する方式のボーダレスマスタスライス方式
の半導体装置において、入出力保護回路の構成を容易に
することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、マスタースライス方式の半導
体装置において、互いに左右に隣接する、論理回路用Ｍ
ＯＳトランジスタが横方向に配列された第１のパターン
と入出力保護回路用素子が配置された第２のパターンと
の組合せからなる第３のパターンと合同のパターンが、
ウエハの全面に多数形成されてなることを特徴とするも
のである。

【００１２】ここで上記「第３のパターンと合同のパタ
ーン」とは、第３のパターンとその第３のパターンを裏
返しにしたパターンとの双方を指称するものであり、し
たがってウエハ全面に亘って多数形成されるパターンは
上記第３のパターンであってもよく、またこの第３のパ
ターンを裏返しにしたパターンでもよく、これら双方の
パターンが混在したものであってもよい。

【００１３】また、上記本発明の半導体装置の一態様と
して、前記第１のパターンが、互いに縦方向に並ぶ複数
のサブパターンで形成されていてもよい。また、上記本
発明の半導体装置において、前記ウエハ上に形成された
前記第２のパターンと合同のパターン、もしくは前記ウ
エハ上に互いに左右に隣接して形成された複数の前記第
２のパターンと合同のパターンの組合せからなる第４の
パターンが左右対称となるように形成されていることが
好ましく、また前記第２のパターンと合同のパターン、
もしくは前記第４のパターンが、上下対称に形成されて
いることが好ましい。

【００１４】なお、上記「第２のパターンと合同のパタ
ーン」も同様に、第２のパターンと該第２のパターンを
裏返しにしたパターンとの双方を指称している。

【００１５】

【作用】本発明の半導体装置は、論理回路用基本セルと
入出力回路用基本セルとの双方を含む上記第３のパター
ンと合同のパターンがウエハ全面に亘って多数形成され
たものであるため、スクライブラインの位置がほとんど
制限されることなく、入出力保護回路の構成も容易とな
る。なお、入出力回路のうち入出力保護回路以外の部分
は入出力保護回路用基本セルが余っているときはこの入
出力保護回路用基本セルを用いてもよく、もしくは論理
回路用基本セルを用いて構成してもよい。

【００１６】ここで、論理回路用トランジスタの寸法は
非常に小さいものでよく、一方入出力回路用トランジス
タのうち少なくとも入出力保護回路用トランジスタはノ
イズ等に耐える必要上比較的大きな寸法のものが必要と
なる。このため上記第１のパターンを互いに縦方向に並
ぶ複数のサブパターンで構成し、これら複数のサブパタ
ーンに対し１つの第２のパターンが隣接するように構成
することにより、パターン配置上無駄がなく緻密な配置
が可能となる。

【００１７】また入出力回路の左右のいずれにも外部回
路と接続するためのパッドを配置できることが好まし
く、したがって右向きと左向きのいずれにも同一の入出
力回路を構成することができるようにするために、上記
第２のパターンと合同のパターン、もしくは、第２のパ
ターンと合同のパターンが左右に隣接して形成されると
きは、これら複数の第２のパターンと合同のパターンの
組合せからなる第４のパターンが左右対称に形成されて
いることが好ましい。

【００１８】さらに、外部回路と接続するためのパッド
は、入出力回路の上下にも配置できることが好ましく、
したがって上向きと下向きのいずれにも同一の入出力回
路を構成することができるようにするために、上記第２
のパターンと合同のパターンが、上下対称に形成されて
いることが好ましい。

【００１９】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る半導体装置の、ウエハ上
に配列された基本セル群の一単位を表わした模式図であ
る。この一単位を構成する基本セル群及び／又はこの基
本セル群を裏返しにしたパターンの基本セル群が、その
長手方向（図の左右方向）がウエハの横方向（一定の方
向）に並ぶようにウエハ全面に亘って配置される。この
図において、図６に示す基本セルの各構成要素と対応す
る構成要素には、図６に付した番号と同一の番号を付し
て示し、共通点についての詳細な説明は省略する。

【００２０】この基本セル群３０は、互いに横方向に隣
接して形成された論理回路用基本セル群３２と入出力保
護回路用基本セル３４とで構成されている。ここで、本
実施例においては、論理回路用基本セル群３２、入出力
回路用基本セル３４が、本発明にいうそれぞれ第１のパ
ターン、第２のパターンと観念される。論理回路用基本
セル群３２は独立されたウェル領域３６とこのウェル領
域３６と縦方向に隣接する中間領域３８とからなる点は
従来例における単位セル１４（図６参照）と同様である
が、ウェル領域３６内にＭＯＳトランジスタ群２０が例
えば２０〜３０個配置されている。中間領域３８につい
ても同様である。

【００２１】このようにこの論理回路用基本セル群３２
には論理回路用ＭＯＳトランジスタ群２０、２４が２列
に横方向に多数配列されている。また、入出力保護回路
用基本セル３４内は独立したウェル領域４０と、このウ
ェル領域４０と縦方向に隣接する中間領域４２からな
り、ウェル領域４０、中間領域４２内には、論理回路用
ＭＯＳトランジスタ群２０、２４よりも大きな寸法を有
する入出力保護回路用ＭＯＳトランジスタ群４４、４６
とこのウェル領域４０、中間領域４２の電位安定化のた
めの拡散領域４８、５０が形成されている。

【００２２】また、この基本セル群３０に隣接する基本
セル群３０’は、基本セル群３０を裏返しにしたパター
ンを有する基本セル群であり、したがって入出力保護回
路用基本セル３４に隣接する領域には、図に示す一点鎖
線Ｌを中心として左右対称のパターンとなるようにこの
入出力回路用基本セル３４を裏返ししたパターンの入出
力回路用基本セル３４’が形成されている。

【００２３】本実施例では上記のように交互に裏返しの
パターンが横方向に多数並ぶと共に縦方向には同一のパ
ターンを繰返すようにウエハ全面に基本セル群が形成さ
れる。本実施例ではウエハ上にこのようなパターンを形
成したため、ほぼ任意の位置にスクライブラインを設定
することができると共に入出力回路も容易に構成され
る。また本実施例では２つの入出力保護回路用基本セル
３４、３４’の組合せが左右対称となるように構成した
ため、外部回路との接続のためのパッドを、この組合せ
た入出力保護回路用基本セル３４、３４’の左右いずれ
に配置しても互いに同一の入出力回路が構成される。

【００２４】図２は、本発明の他の実施例に係る半導体
装置の、ウエハに回路配線を施した後のスクライブ・ラ
イン近傍を拡大して示した模式図である。この図におい
て、前出の各図に示した基本セル等の各構成要素に対応
する要素には、前出の各図において付した番号と同一の
番号を付し相違点以外の説明は省略する。縦横の多数の
スクライブ予定線４ａ、４ｂで囲まれた、一辺の長さが
ｄの各正方領域（以下「各ブロック」と呼ぶ）内に、図
１の論理回路用基本セル群３２と同様の論理回路用基本
セル群３２１が縦方向に６列並び、これら６列の論理回
路用基本セル群３２１の右隣りに図１の入出力保護回路
用基本セル３４に対応する入出力保護回路用基本セル群
３４１が配列されている。この各出力保護回路用基本セ
ル群３４１は左右対称であり、かつ上下方向にも対称に
構成されている。したがって本実施例では各論理回路用
基本セル群３２１が本発明にいうサブパターンに対応
し、互いに縦方向に並ぶ６つのサブパターン（論理回路
用基本セル群３２１）を合わせたパターンが本発明にい
う第１のパターンに対応し、さらに入出力保護回路用基
本セル群３４１が本発明にいう第２のパターンに対応す
る。ここで６つの論理回路用基本セル群３２１に対し、
１つの入出力保護回路用基本セル群３４１が対応してい
るのは、素子の性能と要求される入出力保護性能によ
り、入出力保護回路用基本セル群３４１を構成する各入
出力保護回路用基本セルが、論理回路用基本セル群３２
１を構成する各論理回路用基本セル（論理回路用ＭＯＳ
トランジスタ群２４（図６参照））に比べ、大きな面積
が必要とされたためである。

【００２５】各ブロックの一辺の長さｄはチップ上のパ
ッドと半導体パッケージのリードフレームとの間のボン
ディング等の制約による、パッドとパッド間の最小ピッ
チに対応しており、入出力保護回路用基本セル群３４１
の縦方向の長さはｄ、論理回路用基本セル群３２の縦方
向の長さは、第１のパターンを構成するように６つ配列
したサブパターンの和がｄである。また、横方向につい
ては入出力保護回路用基本セル群３４１の横方向の長さ
と、論理回路用基本セル群３２１の横方向の長さとの和
がｄとなるように構成されている。

【００２６】回路配線前は、多数のスクライブ予定線４
ａ、４ｂのうちのどのスクライブ予定線４ａ、４ｂが実
際にスクライブされる線であるか定められてはいない
が、ここでは実際に回路設計を行った結果、スクライブ
予定線４１ａ、４１ｂに沿ってスクライブされることが
予定されている。このスクライブ予定線４１ａ、４１ｂ
に隣接する幅ｄの帯状領域４００を構成する各ブロック
上には各ブロックのピッチｄと同じ間隔ｄで各パッド６
３が配置されている。また該領域４００に隣接する、２
つのブロックが並ぶ幅２ｄの帯状領域４０１は該各２つ
のブロックを構成する論理演算用基本セル群３２１及び
入出力保護回路用基本セル群３４１により入出力バッフ
ァ回路が構成されており、互いに対応する各入出力バッ
ファ回路と各パッド６３との間はアルミニウム配線６３
１により接続されている。また入出力バッファ回路が構
成された帯状領域４０１よりも内側の領域４０２には論
理回路が構成されている。

【００２７】このように本実施例では、全てのパッド６
３に対し、１対１で入出力バッファ回路を効率よく配置
できる共に、最小ピッチｄでパッド６３を配置するこ
と、すなわち、同一チップサイズで最大数のパッド６３
を配置することができる。また本発明にいう第１、第
２、第３の各パターンは、例えば本実施例のように、素
子の性能等を考慮し、適宜、最適な形状に構成すること
により、ユーザ側の種々の要求に対応したゲートアレイ
を構成することができる。

【００２８】なお、上記実施例においては、第３のパタ
ーン（各ブロック）の形状は模式的に正方形で示した
が、必ずしも正方形である必要はない。また、第１のパ
ターンを構成する各々の論理回路用基本セル群３２１の
形状は、必ずしも互いに同一である必要はない。さら
に、入出力保護回路用基本セル群３４１の形状、及び各
論理回路用基本セル群３２１の形状は、必ずしも方形で
ある必要もない。

【００２９】

【発明の効果】以上説明したように本発明の半導体装置
は、互いに左右に隣接された、論理回路用ＭＯＳトラン
ジスタが横方向に配列された第１のパターンと入出力保
護回路用素子が配置された第２のパターンとの組合せか
らなる第３のパターンと合同のパターンがウエハ全面に
多数形成されたものであるため、スクライブラインをほ
ぼ任意の位置に設定することができると共に、入出力保
護回路も容易に構成される。

【００３０】また、１つもしくは複数組合せた入出力保
護回路用基本セルを左右対称、上下対称に形成にする
と、互いに同一の入出力用保護回路を構成して左右、上
下のいずれにもパッドを配置することができることとな
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の、ウエハ
上に配置された基本セル群の一単位を表わした模式図で
ある。

【図２】本発明の他の実施例に係る半導体装置の、ウエ
ハに回路配線を施した後のスクライブライン近傍を拡大
して示した模式図である。

【図３】多数の基本マスタースライスチップが形成され
たウエハを表わした模式図である。

【図４】基本マスタースライスチップ１個分を拡大して
表わした図である。

【図５】従来の提案によるウエハの平面図である。

【図６】図５の微細領域Ａを拡大して示した模式図であ
る。

【符号の説明】

２、１２ ウエハ ４ａ，４ｂ スクライブ予定線 ６ 基本マスタースライスチップ ８ 間隙 １４ 基本セル １６ ウェル １８ 中間領域 ２０、２４ 論理回路用ＭＯＳトランジスタ群 ３０、３０’ 基本セル群 ３６、４０ ウェル ３８、４２ 中間領域 ４４、４６ 入出力供給回路用ＭＯＳトランジスタ群 ３２１ 論理回路用基本セル群 ３４１ 入出力保護回路用基本セル群

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マスタースライス方式の半導体装置にお
   いて、 互いに左右に隣接する、論理回路用ＭＯＳトランジスタ
   が横方向に配列された第１のパターンと入出力保護回路
   用素子が配置された第２のパターンとの組合せからなる
   第３のパターンと合同のパターンがウエハの全面に多数
   形成されてなることを特徴とする半導体装置。
2. 【請求項２】 前記第１のパターンが、互いに縦方向に
   並ぶ複数のサブパターンで形成されてることを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 前記ウエハ上に形成された前記第２のパ
   ターンと合同のパターン、もしくは前記ウエハ上に互い
   に左右に隣接して形成された複数の前記第２のパターン
   と合同のパターンの組合せからなる第４のパターンが、
   左右対称に形成されてなることを特徴とする請求項１又
   は２記載の半導体装置。
4. 【請求項４】 前記第２のパターンと合同パターンが、
   上下対称に形成されてなることを特徴とする請求項１又
   は２記載の半導体装置。