JPH0555573A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0555573A JPH0555573A JP21395391A JP21395391A JPH0555573A JP H0555573 A JPH0555573 A JP H0555573A JP 21395391 A JP21395391 A JP 21395391A JP 21395391 A JP21395391 A JP 21395391A JP H0555573 A JPH0555573 A JP H0555573A
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- JP
- Japan
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- semiconductor layer
- insulating film
- gate insulating
- gate
- electrode
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 薄膜トランジスタにおけるソース電極とドレ
イン電極との間のリークの発生を抑制することができ、
しかも大電流を用いるアクティブマトリクス型表示装置
にも使用できるようにする。 【構成】 ゲート絶縁膜３が幅方向両側の側面３ａ、３
ｂを、ゲート絶縁膜３の基板１側の幅方向長さよりもゲ
ート電極４側の幅方向長さの方が短い傾斜面にして形成
されている。このため、ゲート電極４側から不純物を注
入すると、ゲート絶縁膜３の側面３ａ、３ｂの下からゲ
ート絶縁膜３を外れた半導体層２部分にわたってコンタ
クト領域２ａ、２ｂを形成できる。このコンタクト領域
２ａ、２ｂを介してチャネル領域とソース電極５ａの離
隔距離、及びチャネル領域とドレイン電極５ｂの離隔距
離がそれぞれ長くなる。
イン電極との間のリークの発生を抑制することができ、
しかも大電流を用いるアクティブマトリクス型表示装置
にも使用できるようにする。 【構成】 ゲート絶縁膜３が幅方向両側の側面３ａ、３
ｂを、ゲート絶縁膜３の基板１側の幅方向長さよりもゲ
ート電極４側の幅方向長さの方が短い傾斜面にして形成
されている。このため、ゲート電極４側から不純物を注
入すると、ゲート絶縁膜３の側面３ａ、３ｂの下からゲ
ート絶縁膜３を外れた半導体層２部分にわたってコンタ
クト領域２ａ、２ｂを形成できる。このコンタクト領域
２ａ、２ｂを介してチャネル領域とソース電極５ａの離
隔距離、及びチャネル領域とドレイン電極５ｂの離隔距
離がそれぞれ長くなる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばシャッターアレ
ー、液晶表示装置などに使用されるアクティブマトリク
ス基板に対しスイッチング素子として形成される薄膜ト
ランジスタに関する。
ー、液晶表示装置などに使用されるアクティブマトリク
ス基板に対しスイッチング素子として形成される薄膜ト
ランジスタに関する。
【０００２】
【従来の技術】上述した薄膜トランジスタは、従来、図
５（平面図）及び図６（図５のＡ−Ａ線による断面図）
に示すように形成されたものが知られている。この薄膜
トランジスタは、例えば透明な絶縁性基板２１の上に半
導体層２２、ゲート絶縁膜２３及びゲート電極２４がこ
の順に形成され、そのうち最上のゲート電極２４をマス
クにして上方から半導体層２２にイオン注入を行い低濃
度の不純物分布をもつコンタクト領域２２ａ、２２ｂが
形成されている。また、各コンタクト領域２２ａ、２２
ｂから基板２１上にわたってソース電極２５ａ、ドレイ
ン電極２５ｂが形成され、ドレイン電極２５ｂにはこの
上に一部を重畳して形成した図示しない絵素電極と電気
的に接続されている。更に、かかる基板２１の上の全体
を覆って保護膜２６が形成されている。
５（平面図）及び図６（図５のＡ−Ａ線による断面図）
に示すように形成されたものが知られている。この薄膜
トランジスタは、例えば透明な絶縁性基板２１の上に半
導体層２２、ゲート絶縁膜２３及びゲート電極２４がこ
の順に形成され、そのうち最上のゲート電極２４をマス
クにして上方から半導体層２２にイオン注入を行い低濃
度の不純物分布をもつコンタクト領域２２ａ、２２ｂが
形成されている。また、各コンタクト領域２２ａ、２２
ｂから基板２１上にわたってソース電極２５ａ、ドレイ
ン電極２５ｂが形成され、ドレイン電極２５ｂにはこの
上に一部を重畳して形成した図示しない絵素電極と電気
的に接続されている。更に、かかる基板２１の上の全体
を覆って保護膜２６が形成されている。
【０００３】
【発明が解決しようとする課題】ところで、上述した従
来の薄膜トランジスタの場合には、次のような問題点が
あった。即ち、図６に示すように、半導体層２２とソー
ス電極２５ａとが、両者間にコンタクト層２２ａの一端
部Ｄが存在するだけであり接近している。また、半導体
層とドレイン電極１５ｂも、同様に両者間にコンタクト
層１２ｂの一端部Ｅが存在するだけであり接近してい
る。このため、半導体層１２を介在してソース電極１５
ａとドレイン電極１５ｂとの間にリークが発生し、薄膜
トランジスタが正常に動作し難くなるという問題点があ
った。
来の薄膜トランジスタの場合には、次のような問題点が
あった。即ち、図６に示すように、半導体層２２とソー
ス電極２５ａとが、両者間にコンタクト層２２ａの一端
部Ｄが存在するだけであり接近している。また、半導体
層とドレイン電極１５ｂも、同様に両者間にコンタクト
層１２ｂの一端部Ｅが存在するだけであり接近してい
る。このため、半導体層１２を介在してソース電極１５
ａとドレイン電極１５ｂとの間にリークが発生し、薄膜
トランジスタが正常に動作し難くなるという問題点があ
った。
【０００４】特に、最近においては液晶やエレクトロル
ミネセンス（ＥＬ）を用いた表示装置として、ＨＤ（Ｈ
ｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやグラフィックデ
ィスプレイ等を指向した大容量で高密度のアクティブマ
トリクス型表示装置の開発及び実用化が推進されている
が、このような大電流を必要とする表示装置に従来の薄
膜トランジスタを使用した場合には、１０-9〜１０-11
Ａ程度のリーク電流が発生して使用不能となることがあ
った。
ミネセンス（ＥＬ）を用いた表示装置として、ＨＤ（Ｈ
ｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやグラフィックデ
ィスプレイ等を指向した大容量で高密度のアクティブマ
トリクス型表示装置の開発及び実用化が推進されている
が、このような大電流を必要とする表示装置に従来の薄
膜トランジスタを使用した場合には、１０-9〜１０-11
Ａ程度のリーク電流が発生して使用不能となることがあ
った。
【０００５】本発明は、このような課題を解決するため
になされたものであり、リークの発生を抑制することが
でき、しかも大電流を用いるアクティブマトリクス型表
示装置にも使用できる薄膜トランジスタ及びその製造方
法を提供することを目的とする。
になされたものであり、リークの発生を抑制することが
でき、しかも大電流を用いるアクティブマトリクス型表
示装置にも使用できる薄膜トランジスタ及びその製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板上に、コンタクト領域とチャネル領域とを少
なくとも有する半導体層、ゲート絶縁膜及びゲート電極
がこの順に積層形成され、ゲート絶縁膜及びゲート電極
よりも広幅になした半導体層の幅方向両端部上と少なく
とも一部重畳し、かつその重畳部近傍に存在するように
なした該コンタクト領域と接してソース電極及びドレイ
ン電極がそれぞれ形成された薄膜トランジスタにおい
て、該ゲート絶縁膜が幅方向両側の側面を、ゲート絶縁
膜の基板側の幅方向長さよりもゲート電極側の幅方向長
さの方が短い傾斜面にして形成され、該側面の少なくと
も一部と重畳する半導体層部分とゲート絶縁膜を外れた
半導体層部分とにコンタクト領域が設けられ、ゲート絶
縁膜下であって該コンタクト領域を避けた半導体層部分
にチャネル領域が設けられており、そのことによって上
記目的が達成される。
タは、基板上に、コンタクト領域とチャネル領域とを少
なくとも有する半導体層、ゲート絶縁膜及びゲート電極
がこの順に積層形成され、ゲート絶縁膜及びゲート電極
よりも広幅になした半導体層の幅方向両端部上と少なく
とも一部重畳し、かつその重畳部近傍に存在するように
なした該コンタクト領域と接してソース電極及びドレイ
ン電極がそれぞれ形成された薄膜トランジスタにおい
て、該ゲート絶縁膜が幅方向両側の側面を、ゲート絶縁
膜の基板側の幅方向長さよりもゲート電極側の幅方向長
さの方が短い傾斜面にして形成され、該側面の少なくと
も一部と重畳する半導体層部分とゲート絶縁膜を外れた
半導体層部分とにコンタクト領域が設けられ、ゲート絶
縁膜下であって該コンタクト領域を避けた半導体層部分
にチャネル領域が設けられており、そのことによって上
記目的が達成される。
【０００７】また、本発明は、基板上に、コンタクト領
域とチャネル領域とを少なくとも有する半導体層、ゲー
ト絶縁膜及びゲート電極がこの順に積層形成され、ゲー
ト絶縁膜及びゲート電極よりも広幅になした半導体層の
幅方向両端部上と少なくとも一部重畳し、かつその重畳
部近傍に存在するようになした該コンタクト領域と接し
てソース電極及びドレイン電極がそれぞれ形成された薄
膜トランジスタにおいて、該ゲート電極が該ゲート絶縁
膜より狭幅に形成され、該ゲート電極の幅方向両側の側
面の下方にある半導体層部分から半導体層の幅方向側面
にわたってコンタクト領域が形成され、ゲート絶縁膜下
であって該コンタクト領域を避けた半導体層部分に該チ
ャネル領域が形成された構成としても、上記目的を達成
できる。
域とチャネル領域とを少なくとも有する半導体層、ゲー
ト絶縁膜及びゲート電極がこの順に積層形成され、ゲー
ト絶縁膜及びゲート電極よりも広幅になした半導体層の
幅方向両端部上と少なくとも一部重畳し、かつその重畳
部近傍に存在するようになした該コンタクト領域と接し
てソース電極及びドレイン電極がそれぞれ形成された薄
膜トランジスタにおいて、該ゲート電極が該ゲート絶縁
膜より狭幅に形成され、該ゲート電極の幅方向両側の側
面の下方にある半導体層部分から半導体層の幅方向側面
にわたってコンタクト領域が形成され、ゲート絶縁膜下
であって該コンタクト領域を避けた半導体層部分に該チ
ャネル領域が形成された構成としても、上記目的を達成
できる。
【０００８】更に、本発明の薄膜トランジスタの製造方
法は、基板上に、コンタクト領域とチャネル領域とを少
なくとも有する半導体層、ゲート絶縁膜及びゲート電極
がこの順に積層形成され、ゲート絶縁膜及びゲート電極
よりも広幅になした半導体層の幅方向両端部上と少なく
とも一部重畳し、かつその重畳部近傍に存在するように
なした該コンタクト領域と接してソース電極及びドレイ
ン電極がそれぞれ形成された薄膜トランジスタにおい
て、基板上に、半導体層、ゲート絶縁膜及びゲート電極
をこの順に、かつ該ゲート絶縁膜の幅方向両側の側面
を、ゲート絶縁膜の基板側の幅方向長さよりもゲート電
極側の幅方向長さの方が短い傾斜面にして形成する工程
と、半導体層にゲート電極側からイオン注入し、該側面
の少なくとも一部と重畳する半導体層部分とゲート絶縁
膜を外れた半導体層部分とにコンタクト領域を形成する
工程とを含んでおり、そのことによって上記目的が達成
される。
法は、基板上に、コンタクト領域とチャネル領域とを少
なくとも有する半導体層、ゲート絶縁膜及びゲート電極
がこの順に積層形成され、ゲート絶縁膜及びゲート電極
よりも広幅になした半導体層の幅方向両端部上と少なく
とも一部重畳し、かつその重畳部近傍に存在するように
なした該コンタクト領域と接してソース電極及びドレイ
ン電極がそれぞれ形成された薄膜トランジスタにおい
て、基板上に、半導体層、ゲート絶縁膜及びゲート電極
をこの順に、かつ該ゲート絶縁膜の幅方向両側の側面
を、ゲート絶縁膜の基板側の幅方向長さよりもゲート電
極側の幅方向長さの方が短い傾斜面にして形成する工程
と、半導体層にゲート電極側からイオン注入し、該側面
の少なくとも一部と重畳する半導体層部分とゲート絶縁
膜を外れた半導体層部分とにコンタクト領域を形成する
工程とを含んでおり、そのことによって上記目的が達成
される。
【０００９】また、本発明方法は、基板上に、コンタク
ト領域とチャネル領域とを少なくとも有する半導体層、
ゲート絶縁膜及びゲート電極がこの順に積層形成され、
ゲート絶縁膜及びゲート電極よりも広幅になした半導体
層の幅方向両端部上と少なくとも一部重畳し、かつその
重畳部近傍に存在するようになした該コンタクト領域と
接してソース電極及びドレイン電極がそれぞれ形成され
た薄膜トランジスタにおいて、基板上に、半導体層、ゲ
ート絶縁膜及びゲート電極をこの順に、かつ、該ゲート
電極を該ゲート絶縁膜より狭幅に形成する工程と、半導
体層にゲート電極側からイオン注入し、該ゲート電極の
幅方向両側の側面の下方にある半導体層部分から半導体
層の幅方向側面にわたってコンタクト領域を形成する工
程とを含むようにしても、上記目的が達成される。
ト領域とチャネル領域とを少なくとも有する半導体層、
ゲート絶縁膜及びゲート電極がこの順に積層形成され、
ゲート絶縁膜及びゲート電極よりも広幅になした半導体
層の幅方向両端部上と少なくとも一部重畳し、かつその
重畳部近傍に存在するようになした該コンタクト領域と
接してソース電極及びドレイン電極がそれぞれ形成され
た薄膜トランジスタにおいて、基板上に、半導体層、ゲ
ート絶縁膜及びゲート電極をこの順に、かつ、該ゲート
電極を該ゲート絶縁膜より狭幅に形成する工程と、半導
体層にゲート電極側からイオン注入し、該ゲート電極の
幅方向両側の側面の下方にある半導体層部分から半導体
層の幅方向側面にわたってコンタクト領域を形成する工
程とを含むようにしても、上記目的が達成される。
【００１０】
【作用】本発明にあっては、ゲート絶縁膜が幅方向両側
の側面を、ゲート絶縁膜の基板側の幅方向長さよりもゲ
ート電極側の幅方向長さの方が短い傾斜面にして形成さ
れている。よって、ゲート電極側から不純物を注入する
と、ゲート絶縁膜の側面の下からゲート絶縁膜を外れた
位置にわたってコンタクト領域を形成できる。
の側面を、ゲート絶縁膜の基板側の幅方向長さよりもゲ
ート電極側の幅方向長さの方が短い傾斜面にして形成さ
れている。よって、ゲート電極側から不純物を注入する
と、ゲート絶縁膜の側面の下からゲート絶縁膜を外れた
位置にわたってコンタクト領域を形成できる。
【００１１】或は、ゲート電極をゲート絶縁膜より狭幅
に形成してもよい。この状態で、ゲート電極側から不純
物を注入すると、ゲート電極の幅方向両側の側面の下方
にある半導体層部分から半導体層の幅方向側面にわたっ
てコンタクト領域を形成できる。
に形成してもよい。この状態で、ゲート電極側から不純
物を注入すると、ゲート電極の幅方向両側の側面の下方
にある半導体層部分から半導体層の幅方向側面にわたっ
てコンタクト領域を形成できる。
【００１２】したがって、ゲート絶縁膜の下にもコンタ
クト領域が存在するため、チャネル領域とソース電極と
の間及びチャネル領域とドレイン電極との間のコンタク
ト領域の厚さが増し、このコンタクト領域を介してチャ
ネル領域とソース電極の離隔距離、及びチャネル領域と
ドレイン電極の離隔距離がそれぞれ長くなる。
クト領域が存在するため、チャネル領域とソース電極と
の間及びチャネル領域とドレイン電極との間のコンタク
ト領域の厚さが増し、このコンタクト領域を介してチャ
ネル領域とソース電極の離隔距離、及びチャネル領域と
ドレイン電極の離隔距離がそれぞれ長くなる。
【００１３】
【実施例】以下、本発明の実施例について説明する。
【００１４】（実施例１）図２は本実施例の薄膜トラン
ジスタの一部を示す平面図、図１は図２のＢ−Ｂ線によ
る断面図である。この薄膜トランジスタは、ガラス等の
透明性絶縁基板１の上に半導体層２、ゲート絶縁膜３お
よびゲート電極４がこの順に設けられている。ゲート絶
縁膜３は上側の幅よりも下側の幅の方が長い台形状の断
面を有し、両側面３ａ、３ｂを傾斜角θで傾斜させて形
成されており、その上に存在するゲート電極４は、その
下側の幅をゲート絶縁膜３の上側の幅と同一となるよう
に形成されている。一方、ゲート絶縁膜３の下に存在す
る半導体層２は、その上側の幅をゲート絶縁膜３の下側
の幅よりも長くなしてあり、かつ、半導体層２の幅方向
（Ｂ−Ｂ線に沿った方向）両端からゲート絶縁膜３の両
側面３ａ、３ｂの下にわたって、不純物をイオン注入し
てなるコンタクト領域２ａ、２ｂが形成されている。な
お、ゲート電極４には、走査信号を送るためのゲート電
極配線７と電気的に接続されている。
ジスタの一部を示す平面図、図１は図２のＢ−Ｂ線によ
る断面図である。この薄膜トランジスタは、ガラス等の
透明性絶縁基板１の上に半導体層２、ゲート絶縁膜３お
よびゲート電極４がこの順に設けられている。ゲート絶
縁膜３は上側の幅よりも下側の幅の方が長い台形状の断
面を有し、両側面３ａ、３ｂを傾斜角θで傾斜させて形
成されており、その上に存在するゲート電極４は、その
下側の幅をゲート絶縁膜３の上側の幅と同一となるよう
に形成されている。一方、ゲート絶縁膜３の下に存在す
る半導体層２は、その上側の幅をゲート絶縁膜３の下側
の幅よりも長くなしてあり、かつ、半導体層２の幅方向
（Ｂ−Ｂ線に沿った方向）両端からゲート絶縁膜３の両
側面３ａ、３ｂの下にわたって、不純物をイオン注入し
てなるコンタクト領域２ａ、２ｂが形成されている。な
お、ゲート電極４には、走査信号を送るためのゲート電
極配線７と電気的に接続されている。
【００１５】上記半導体層２の上から基板１の上にわた
って、ゲート絶縁膜３で分断された状態にソース電極５
ａとドレイン電極５ｂが形成されており、ドレイン電極
５ｂにはその上に一部を重畳して形成された図示しない
絵素電極が電気的に接続されている。一方、ソース電極
５ａにはソース信号を送るためのソース電極配線８が電
気的に接続されている。かかる状態の基板１の上の全面
にわたって保護膜６が形成されて、本実施例の薄膜トラ
ンジスタが構成されている。
って、ゲート絶縁膜３で分断された状態にソース電極５
ａとドレイン電極５ｂが形成されており、ドレイン電極
５ｂにはその上に一部を重畳して形成された図示しない
絵素電極が電気的に接続されている。一方、ソース電極
５ａにはソース信号を送るためのソース電極配線８が電
気的に接続されている。かかる状態の基板１の上の全面
にわたって保護膜６が形成されて、本実施例の薄膜トラ
ンジスタが構成されている。
【００１６】次に、この構成の薄膜トランジスタの製造
方法について説明する。
方法について説明する。
【００１７】先ず、図１に示すように、ガラス等の絶縁
性基板１の上にアモルファスシリコンを２００オングス
トローム〜１５００オングストロームの厚みで堆積して
パターニングし、半導体層２を形成する。次いで、この
半導体層２の上に、ＳｉＮx等からなるゲート絶縁膜３
を同様にして５００オングストローム〜５０００オング
ストロームの厚みで形成する。この形成の際、ドライエ
ッチング、ウエットエッチングの手法を用いてゲート絶
縁膜３の側面３ａ、３ｂを傾斜させて形成する。側面３
ａ、３ｂの傾斜角θは、９０°未満、望ましくは１０°
から７０°、更に望ましくは３０°から５０°とする。
要は、傾斜させることにより、両側面３ａ、３ｂにおけ
る下部での厚みを薄くし、両側面３ａ、３ｂの下の半導
体層２部分にも不純物をイオン注入できるような角度と
する。なお、両側面３ａ、３ｂの傾斜角θは相互に異な
らせてもよい。
性基板１の上にアモルファスシリコンを２００オングス
トローム〜１５００オングストロームの厚みで堆積して
パターニングし、半導体層２を形成する。次いで、この
半導体層２の上に、ＳｉＮx等からなるゲート絶縁膜３
を同様にして５００オングストローム〜５０００オング
ストロームの厚みで形成する。この形成の際、ドライエ
ッチング、ウエットエッチングの手法を用いてゲート絶
縁膜３の側面３ａ、３ｂを傾斜させて形成する。側面３
ａ、３ｂの傾斜角θは、９０°未満、望ましくは１０°
から７０°、更に望ましくは３０°から５０°とする。
要は、傾斜させることにより、両側面３ａ、３ｂにおけ
る下部での厚みを薄くし、両側面３ａ、３ｂの下の半導
体層２部分にも不純物をイオン注入できるような角度と
する。なお、両側面３ａ、３ｂの傾斜角θは相互に異な
らせてもよい。
【００１８】次いで、ゲート絶縁膜３の上に、Ｔａ，Ｔ
ｉ，Ａｌ，Ｃｒ等の単層または多層の金属をスパッタリ
ング法によりゲート絶縁膜上に２０００オングストロー
ム〜４０００オングストローム堆積し、パターニングし
てゲート電極４を形成する。パターニングのとき、ゲー
ト電極４はその下のゲート絶縁膜３の上面と同じ形状・
大きさに作製する。
ｉ，Ａｌ，Ｃｒ等の単層または多層の金属をスパッタリ
ング法によりゲート絶縁膜上に２０００オングストロー
ム〜４０００オングストローム堆積し、パターニングし
てゲート電極４を形成する。パターニングのとき、ゲー
ト電極４はその下のゲート絶縁膜３の上面と同じ形状・
大きさに作製する。
【００１９】次いで、その上から、例えばＶ族元素また
はその化合物や、III族元素またはその化合物の不純物
を半導体層２に加速電圧１ｋＶ〜１００ｋＶでイオン注
入する。望ましくは１０ｋＶ〜５０ｋＶでイオン注入す
る。このとき、ゲート絶縁膜３に覆われていない半導体
層２部分、及びゲート絶縁膜３の側面３ａ、３ｂにて覆
われた半導体層２部分の一部に、上記不純物が打ち込ま
れて、コンタクト領域２ａ、２ｂを形成する。ゲート絶
縁膜３にて覆われた半導体層２の中央部は不純物が注入
されずに元の状態のまま保持され、チャネル領域として
機能する。なお、上記半導体層２、ゲート絶縁膜３及び
ゲート電極４の各厚みは、前記コンタクト領域２ａ、２
ｂのイオン注入程度に応じて決定するとよい。
はその化合物や、III族元素またはその化合物の不純物
を半導体層２に加速電圧１ｋＶ〜１００ｋＶでイオン注
入する。望ましくは１０ｋＶ〜５０ｋＶでイオン注入す
る。このとき、ゲート絶縁膜３に覆われていない半導体
層２部分、及びゲート絶縁膜３の側面３ａ、３ｂにて覆
われた半導体層２部分の一部に、上記不純物が打ち込ま
れて、コンタクト領域２ａ、２ｂを形成する。ゲート絶
縁膜３にて覆われた半導体層２の中央部は不純物が注入
されずに元の状態のまま保持され、チャネル領域として
機能する。なお、上記半導体層２、ゲート絶縁膜３及び
ゲート電極４の各厚みは、前記コンタクト領域２ａ、２
ｂのイオン注入程度に応じて決定するとよい。
【００２０】次いで、ゲート電極４上に、ジクロルベン
ゼン処理等により逆テーパ状にしたレジスト膜を形成
し、その後、Ｔｉ，Ｃｒ，Ｍｏ，Ａｌ等を２０００オン
グストローム〜４０００オングストローム堆積した後リ
フトオフする。これにより半導体層２及び基板１の上の
所定領域にソース電極１５ａとドレイン電極１５ｂが形
成される。
ゼン処理等により逆テーパ状にしたレジスト膜を形成
し、その後、Ｔｉ，Ｃｒ，Ｍｏ，Ａｌ等を２０００オン
グストローム〜４０００オングストローム堆積した後リ
フトオフする。これにより半導体層２及び基板１の上の
所定領域にソース電極１５ａとドレイン電極１５ｂが形
成される。
【００２１】次いで、かかる基板１の上に全面にわたっ
て保護膜６を形成する。これにより、図１に示した本実
施例の薄膜トランジスタが製造される。
て保護膜６を形成する。これにより、図１に示した本実
施例の薄膜トランジスタが製造される。
【００２２】したがって、このようにして製造された薄
膜トランジスタにおいては、図１に示すように、ゲート
絶縁膜３の下に不純物が打ち込まれたコンタクト領域２
ａ、２ｂが存在する状態となる。このため、チャネル領
域とソース電極５ａとの間及びチャネル領域とドレイン
電極５ｂとの間が、低濃度に不純物が打ち込まれたコン
タクト領域２ａ、２ｂの存在により隔離され、ソース電
極５ａとドレイン電極５ｂとの間でのリークの発生を抑
制することができる。
膜トランジスタにおいては、図１に示すように、ゲート
絶縁膜３の下に不純物が打ち込まれたコンタクト領域２
ａ、２ｂが存在する状態となる。このため、チャネル領
域とソース電極５ａとの間及びチャネル領域とドレイン
電極５ｂとの間が、低濃度に不純物が打ち込まれたコン
タクト領域２ａ、２ｂの存在により隔離され、ソース電
極５ａとドレイン電極５ｂとの間でのリークの発生を抑
制することができる。
【００２３】（実施例２）図４は本発明の他の実施例に
係る薄膜トランジスタの一部を示す平面図、図３は図４
のＣ−Ｃ線による断面図である。この薄膜トランジスタ
は、透明性絶縁基板１１の上に半導体層１２、ゲート絶
縁膜１３及びゲート電極１４がこの順に形成されてお
り、各層の幅（Ｃ−Ｃ線に沿った方向）は半導体層１２
よりもゲート絶縁膜１３の方が短く、ゲート絶縁膜１３
よりもゲート電極１４の方が短くしてある。半導体層１
２の幅方向両側には、不純物をイオン注入したコンタク
ト領域１２ａ、１２ｂが形成され、このコンタクト領域
１２ａ、１２ｂは幅方向においてゲート電極１４の端の
下方から半導体層１２の端までにわたって存在する。な
お、ゲート電極１４には、走査信号を送るためのゲート
電極配線１７と電気的に接続されている。
係る薄膜トランジスタの一部を示す平面図、図３は図４
のＣ−Ｃ線による断面図である。この薄膜トランジスタ
は、透明性絶縁基板１１の上に半導体層１２、ゲート絶
縁膜１３及びゲート電極１４がこの順に形成されてお
り、各層の幅（Ｃ−Ｃ線に沿った方向）は半導体層１２
よりもゲート絶縁膜１３の方が短く、ゲート絶縁膜１３
よりもゲート電極１４の方が短くしてある。半導体層１
２の幅方向両側には、不純物をイオン注入したコンタク
ト領域１２ａ、１２ｂが形成され、このコンタクト領域
１２ａ、１２ｂは幅方向においてゲート電極１４の端の
下方から半導体層１２の端までにわたって存在する。な
お、ゲート電極１４には、走査信号を送るためのゲート
電極配線１７と電気的に接続されている。
【００２４】かかる半導体層１２の上から基板１１の上
にわたる所定領域には、ゲート絶縁膜１３で分断されて
ソース電極１５ａとドレイン電極１５ｂが形成され、ド
レイン電極１５ｂにはその上に一部を重畳して形成され
た図示しない絵素電極が電気的に接続されている。一
方、ソース電極１５ａにはソース信号を送るためのソー
ス電極配線１８が電気的に接続されている。かかる状態
の基板１１の上の全面にわたって保護膜１６が形成され
て、本実施例の薄膜トランジスタが構成されている。
にわたる所定領域には、ゲート絶縁膜１３で分断されて
ソース電極１５ａとドレイン電極１５ｂが形成され、ド
レイン電極１５ｂにはその上に一部を重畳して形成され
た図示しない絵素電極が電気的に接続されている。一
方、ソース電極１５ａにはソース信号を送るためのソー
ス電極配線１８が電気的に接続されている。かかる状態
の基板１１の上の全面にわたって保護膜１６が形成され
て、本実施例の薄膜トランジスタが構成されている。
【００２５】次に、この構成の薄膜トランジスタの製造
方法について説明する。
方法について説明する。
【００２６】先ず、ガラス等の透明性絶縁基板１１の上
に、アモルファスシリコンを２００オングストローム〜
１５００オングストロームの厚みで堆積してパターニン
グし、半導体層１２を形成する。
に、アモルファスシリコンを２００オングストローム〜
１５００オングストロームの厚みで堆積してパターニン
グし、半導体層１２を形成する。
【００２７】次いで、この半導体層１２の上にＳｉＮx
を５００オングストローム〜５０００オングストローム
の厚みで堆積し、ゲート絶縁膜１３を形成する。
を５００オングストローム〜５０００オングストローム
の厚みで堆積し、ゲート絶縁膜１３を形成する。
【００２８】次いで、ゲート絶縁膜１３の上に、Ｔａ，
Ｔｉ，Ａｌ，Ｃｒ等の単層または多層の金属をスパッタ
リング法により２０００オングストローム〜４０００オ
ングストローム堆積し、パターニングして、ゲート電極
１４を形成する。パターニングのとき、ゲート電極１４
は、その下のゲート絶縁膜１３より狭幅に作製しなけれ
ばならない。その結果、不純物をゲート電極４と重なっ
ていないゲート絶縁膜３の下の半導体層２に注入させる
ことができる。
Ｔｉ，Ａｌ，Ｃｒ等の単層または多層の金属をスパッタ
リング法により２０００オングストローム〜４０００オ
ングストローム堆積し、パターニングして、ゲート電極
１４を形成する。パターニングのとき、ゲート電極１４
は、その下のゲート絶縁膜１３より狭幅に作製しなけれ
ばならない。その結果、不純物をゲート電極４と重なっ
ていないゲート絶縁膜３の下の半導体層２に注入させる
ことができる。
【００２９】次いで、その上から例えばＶ族元素または
その化合物や、III族元素またはその化合物の不純物を
半導体層１２に加速電圧１ｋＶ〜１００ｋＶでイオン注
入する。このとき、ゲート絶縁膜１３で覆われていない
半導体層１２部分、及びゲート電極１４に覆われていな
いゲート絶縁膜１３の下部の半導体層１２部分に、不純
物が打ち込まれて、コンタクト領域１２ａ、１２ｂが形
成される。ゲート絶縁膜１３の下にある半導体層１２の
中央部ではそのままの状態を保持してチャネル領域が形
成される。なお、半導体層１２、ゲート絶縁膜１３及び
ゲート電極１４の各層の厚みは、コンタクト領域１２
ａ、１２ｂにおけるイオン注入程度に応じて決定すると
よい。
その化合物や、III族元素またはその化合物の不純物を
半導体層１２に加速電圧１ｋＶ〜１００ｋＶでイオン注
入する。このとき、ゲート絶縁膜１３で覆われていない
半導体層１２部分、及びゲート電極１４に覆われていな
いゲート絶縁膜１３の下部の半導体層１２部分に、不純
物が打ち込まれて、コンタクト領域１２ａ、１２ｂが形
成される。ゲート絶縁膜１３の下にある半導体層１２の
中央部ではそのままの状態を保持してチャネル領域が形
成される。なお、半導体層１２、ゲート絶縁膜１３及び
ゲート電極１４の各層の厚みは、コンタクト領域１２
ａ、１２ｂにおけるイオン注入程度に応じて決定すると
よい。
【００３０】次いで、ゲート電極１４上に、ジクロルベ
ンゼン処理などにより逆テーパ状にしたレジスト膜を形
成し、その後、Ｔｉ、Ｃｒ、Ｍｏ、Ａｌなどを２０００
オングストローム〜４０００オングストローム堆積した
後、リフトオフする。これにより半導体層１２の上から
基板１１の上の所定領域にわたり、ゲート絶縁膜１３で
分断された状態でソース電極１５ａ、ドレイン電極１５
ｂが形成される。
ンゼン処理などにより逆テーパ状にしたレジスト膜を形
成し、その後、Ｔｉ、Ｃｒ、Ｍｏ、Ａｌなどを２０００
オングストローム〜４０００オングストローム堆積した
後、リフトオフする。これにより半導体層１２の上から
基板１１の上の所定領域にわたり、ゲート絶縁膜１３で
分断された状態でソース電極１５ａ、ドレイン電極１５
ｂが形成される。
【００３１】かかる状態の基板１１の上の全面を覆って
保護膜１６を形成する。これにより本実施例の薄膜トラ
ンジスタが製造される。
保護膜１６を形成する。これにより本実施例の薄膜トラ
ンジスタが製造される。
【００３２】したがって、このようにして製造された薄
膜トランジスタにおいても、図３に示すように、ゲート
絶縁膜１３の下に不純物が打ち込まれたコンタクト領域
１２ａ、１２ｂが存在する状態となる。このため、チャ
ネル領域とソース電極１５ａとの間及びチャネル領域と
ドレイン電極１５ｂとの間が、低濃度に不純物が打ち込
まれたコンタクト領域１２ａ、１２ｂの存在により隔離
され、ソース電極１５ａとドレイン電極１５ｂとの間で
のリークの発生を抑制することができる。
膜トランジスタにおいても、図３に示すように、ゲート
絶縁膜１３の下に不純物が打ち込まれたコンタクト領域
１２ａ、１２ｂが存在する状態となる。このため、チャ
ネル領域とソース電極１５ａとの間及びチャネル領域と
ドレイン電極１５ｂとの間が、低濃度に不純物が打ち込
まれたコンタクト領域１２ａ、１２ｂの存在により隔離
され、ソース電極１５ａとドレイン電極１５ｂとの間で
のリークの発生を抑制することができる。
【００３３】なお、上述した２つの実施例ではイオン注
入法を用いてコンタクト層を形成しているが、本発明は
これに限らず、他の方法を用いて同一部分にコンタクト
層を形成してもよい。
入法を用いてコンタクト層を形成しているが、本発明は
これに限らず、他の方法を用いて同一部分にコンタクト
層を形成してもよい。
【００３４】また、上述した２つの実施例では半導体層
２、１２としてアモルファスシリコンを用いているが、
５００〜２０００オングストロームのポリシリコンを用
いてもよい。
２、１２としてアモルファスシリコンを用いているが、
５００〜２０００オングストロームのポリシリコンを用
いてもよい。
【００３５】更に、上述した２つの実施例ではゲート絶
縁膜３、１３としてＳｉＮXを用いたが、ＳｉＯ2を用い
てもよい。
縁膜３、１３としてＳｉＮXを用いたが、ＳｉＯ2を用い
てもよい。
【００３６】
【発明の効果】本発明による場合は、ゲート絶縁膜の下
にも不純物が打ち込まれたコンタクト領域が存在するの
で、ソース電極とドレイン電極との間に発生するリーク
電流を１〜２桁程度減少させることができ、リークの発
生を抑制することが可能となり、この結果として大電流
が要求されるアクティブマトリクス型表示装置に適用で
きる。また、本発明方法を用いることによりプロセスや
フォトマスクの数を増やすことなく、リークの発生が抑
制された薄膜トランジスタを製造することができるとい
う優れた効果を有する。
にも不純物が打ち込まれたコンタクト領域が存在するの
で、ソース電極とドレイン電極との間に発生するリーク
電流を１〜２桁程度減少させることができ、リークの発
生を抑制することが可能となり、この結果として大電流
が要求されるアクティブマトリクス型表示装置に適用で
きる。また、本発明方法を用いることによりプロセスや
フォトマスクの数を増やすことなく、リークの発生が抑
制された薄膜トランジスタを製造することができるとい
う優れた効果を有する。
【図１】本実施例の薄膜トランジスタを示す断面図（図
２のＢ−Ｂ線による断面図）である。
２のＢ−Ｂ線による断面図）である。
【図２】図１の薄膜トランジスタを示す平面図である。
【図３】他の実施例の薄膜トランジスタを示す断面図
（図４のＣ−Ｃ線による断面図）である。
（図４のＣ−Ｃ線による断面図）である。
【図４】図３の薄膜トランジスタを示す平面図である。
【図５】従来の薄膜トランジスタを示す平面図である。
【図６】図５のＡ−Ａ線による断面図である。
１、１１ 絶縁基板 ２、１２ 半導体層（チャネル領域） ２ａ、１２ａ コンタクト領域 ２ｂ、１２ｂ コンタクト領域 ３、１３ ゲート絶縁膜 ３ａ、３ｂ 側面 ４、１４ ゲート電極 ５ａ、１５ａ ソース電極 ５ｂ、１５ｂ ドレイン電極 ６、１６ 保護膜
フロントページの続き (72)発明者 森本 弘 大阪市阿倍野区長池町22番22号 シヤープ 株式会社内
Claims (4)
- 【請求項１】 基板上に、コンタクト領域とチャネル領
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 該ゲート絶縁膜が幅方向両側の側面を、ゲート絶縁膜の
基板側の幅方向長さよりもゲート電極側の幅方向長さの
方が短い傾斜面にして形成され、該側面の少なくとも一
部と重畳する半導体層部分とゲート絶縁膜を外れた半導
体層部分とにコンタクト領域が設けられ、ゲート絶縁膜
下であって該コンタクト領域を避けた半導体層部分にチ
ャネル領域が設けられた薄膜トランジスタ。 - 【請求項２】 基板上に、コンタクト領域とチャネル領
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 基板上に、半導体層、ゲート絶縁膜及びゲート電極をこ
の順に、かつ該ゲート絶縁膜の幅方向両側の側面を、ゲ
ート絶縁膜の基板側の幅方向長さよりもゲート電極側の
幅方向長さの方が短い傾斜面にして形成する工程と、 半導体層にゲート電極側からイオン注入し、該側面の少
なくとも一部と重畳する半導体層部分とゲート絶縁膜を
外れた半導体層部分とにコンタクト領域を形成する工程
とを含む薄膜トランジスタの製造方法。 - 【請求項３】 基板上に、コンタクト領域とチャネル領
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 該ゲート電極が該ゲート絶縁膜より狭幅に形成され、該
ゲート電極の幅方向両側の側面の下方にある半導体層部
分から半導体層の幅方向側面にわたってコンタクト領域
が形成され、ゲート絶縁膜下であって該コンタクト領域
を避けた半導体層部分に該チャネル領域が形成された薄
膜トランジスタ。 - 【請求項４】 基板上に、コンタクト領域とチャネル領
域とを少なくとも有する半導体層、ゲート絶縁膜及びゲ
ート電極がこの順に積層形成され、ゲート絶縁膜及びゲ
ート電極よりも広幅になした半導体層の幅方向両端部上
と少なくとも一部重畳し、かつその重畳部近傍に存在す
るようになした該コンタクト領域と接してソース電極及
びドレイン電極がそれぞれ形成された薄膜トランジスタ
において、 基板上に、半導体層、ゲート絶縁膜及びゲート電極をこ
の順に、かつ、該ゲート電極を該ゲート絶縁膜より狭幅
に形成する工程と、 半導体層にゲート電極側からイオン注入し、該ゲート電
極の幅方向両側の側面の下方にある半導体層部分から半
導体層の幅方向側面にわたってコンタクト領域を形成す
る工程とを含む薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395391A JP2719252B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタ |
| DE69125260T DE69125260T2 (de) | 1990-12-28 | 1991-12-24 | Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen |
| EP91312014A EP0493113B1 (en) | 1990-12-28 | 1991-12-24 | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| US07/813,385 US5286659A (en) | 1990-12-28 | 1991-12-26 | Method for producing an active matrix substrate |
| US08/154,116 US5474941A (en) | 1990-12-28 | 1993-11-18 | Method for producing an active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395391A JP2719252B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555573A true JPH0555573A (ja) | 1993-03-05 |
| JP2719252B2 JP2719252B2 (ja) | 1998-02-25 |
Family
ID=16647791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21395391A Expired - Lifetime JP2719252B2 (ja) | 1990-12-28 | 1991-08-26 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719252B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210832A (ja) * | 1999-11-19 | 2001-08-03 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7026194B2 (en) | 1999-09-17 | 2006-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming thin film transistors having tapered gate electrode and curved insulating film |
| JP2006146284A (ja) * | 2000-01-26 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR100675263B1 (ko) * | 1999-07-22 | 2007-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| US7223666B2 (en) | 1996-10-31 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that includes a silicide region that is not in contact with the lightly doped region |
| US8017456B2 (en) | 2000-01-26 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8957424B2 (en) | 1999-11-19 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
Citations (4)
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| JPS6055665A (ja) * | 1983-09-06 | 1985-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61224360A (ja) * | 1985-03-28 | 1986-10-06 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPH01125866A (ja) * | 1987-11-10 | 1989-05-18 | Citizen Watch Co Ltd | 半導体集積回路の製造方法 |
| JPH02159730A (ja) * | 1988-12-14 | 1990-06-19 | Sony Corp | 薄膜トランジスタの形成方法 |
-
1991
- 1991-08-26 JP JP21395391A patent/JP2719252B2/ja not_active Expired - Lifetime
Patent Citations (4)
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| JPS6055665A (ja) * | 1983-09-06 | 1985-03-30 | Toshiba Corp | 半導体装置の製造方法 |
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| US7223666B2 (en) | 1996-10-31 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that includes a silicide region that is not in contact with the lightly doped region |
| US7622740B2 (en) | 1996-10-31 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7993992B2 (en) | 1996-10-31 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100675263B1 (ko) * | 1999-07-22 | 2007-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| US7026194B2 (en) | 1999-09-17 | 2006-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming thin film transistors having tapered gate electrode and curved insulating film |
| US7294887B2 (en) | 1999-09-17 | 2007-11-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising thin film transistor |
| US7615825B2 (en) | 1999-09-17 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having tapered gate insulating film |
| JP2001210832A (ja) * | 1999-11-19 | 2001-08-03 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8957424B2 (en) | 1999-11-19 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
| US9673223B2 (en) | 1999-11-19 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
| JP2006146284A (ja) * | 2000-01-26 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8017456B2 (en) | 2000-01-26 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| Publication number | Publication date |
|---|---|
| JP2719252B2 (ja) | 1998-02-25 |
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