JPH0954342A - アクティブマトリクス液晶表示パネル及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】順スタガード型ＴＦＴに比べて特性的に優れる
逆スタガード型ＴＦＴを用いて、より少ない露光回数で
安定なプロセスのみを用いて作製できる構造のＴＦＴア
レイからなるアクティブマトリクス液晶パネルを与え
る。 【解決手段】ガラス基板９上に、同一パタンからなる走
査線１、ゲート絶縁膜10、非晶質シリコン膜11をこの順
に配し、このパタン上に一部に透明画素電極６と同一の
層で形成したドレイン電極３とソース電極４とを配し、
さらにこの上に保護絶縁膜12を配し、ソース・ドレイン
電極上に配したコンタクトホール５を通して、保護絶縁
膜上に配する信号線２とドレイン電極３を接続し、ソー
ス電極と画素電極とを配線７で接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示パネルに関
し、特に薄膜電界効果型トランジスタおよび電極をもつ
透明絶縁性基板で液晶を挟んだ構造の液晶表示パネル及
びその製造方法に関する。

【０００２】

【従来の技術】薄膜電界効果型トランジスタ（「ＴＦ
Ｔ」という）を画素のスイッチング素子として用いてな
るアクティブマトリクス液晶表示パネル（「ＡＭＬＣ
Ｄ」ともいう）は高品位の画質を有し、携帯型コンピュ
ータの表示デバイスや投射型表示デバイスのライトバル
ブなどに幅広く応用されている。

【０００３】アクティブマトリクス液晶表示パネルは、
一般に、走査線、信号線、およびその交差点近傍に配し
た薄膜トランジスタに接続した画素電極を設けた構造の
ＴＦＴ基板と、透明電極を全面に形成した対向基板との
間に液晶を挟み込み、制御した画素電極と対向電極との
間に電圧を印加することにより、対応する画素における
光の透過光量を制御する。

【０００４】このようにして構成されたアクティブマト
リクス液晶表示装置では、単純マトリクス型の液晶表示
装置に比べて、液晶を挾む電極間の電位を制御しやす
く、コントラストや視野角に優れた高品位の表示が得ら
れる点に最大の特徴がある。

【０００５】しかしながら、アクティブマトリクス液晶
表示装置を構成していく上で、マトリクス状にＴＦＴア
レイを作りこむ必要がある。

【０００６】この工程は半導体装置の製造で行われる工
程とよく似ているが、ＴＦＴアレイの場合、表示装置の
表示領域と同じ面積で１つのデバイスを作製せざるをえ
ず、半導体のようにデバイスを縮小させて１つの基板か
ら多量のデバイスを得ることにより低コスト化を図って
いくことができないという点で本質的に異なっている。

【０００７】しかも、一方で、今後さらにアクティブマ
トリクス液晶表示装置の普及を図っていく上で、その価
格が大きな問題点の一つとなっており、ＴＦＴアレイ作
製のコスト低減の要求は大きい。

【０００８】ＴＦＴアレイ製造に関わるコストの低減を
図っていく上で、フォトリソグラフィ（ＰＲ）を用いた
パタン形成の回数（「ＰＲ回数」という）を削減するこ
とが、大きな効果を生むことが知られている。

【０００９】この観点から、従来、ＰＲ回数の少ない工
程がいくつか提案されている。例えば、文献（1982SID
(Society for Information Display) International Sy
mposium Digest of Technical Papers、第44頁）には、
ＰＲ回数を２回で作製する方法が紹介されている。

【００１０】この方法では、まず透明電極とｎ型非晶質
シリコン層を堆積し、信号線、ＴＦＴのソース／ドレイ
ン電極、画素電極のパタンによりフォトリソグラフィ
（ＰＲ）を行ってパターニングし、しかる後にノンドー
プ非晶質シリコン層、ゲート絶縁膜、金属層を堆積し、
走査線のパタンで堆積した金属層、ゲート絶縁膜、ノン
ドープ非晶質シリコン層および、ｎ型非晶質シリコン層
をエッチングする。

【００１１】この方法はＰＲ回数が２回と非常に少なく
てすむものの、信号線を透明電極で形成するために、電
気抵抗が大きく、大面積（大型液晶パネル）では信号に
遅延が発生してしまうため、実用に供し得ない。

【００１２】信号線を別の金属層で構成すれば電気抵抗
を減ずることができるが、これを形成するＰＲ工程が別
に必要とされる。

【００１３】さらに、この構造の場合、基板側から光が
入射すると直接ＴＦＴのチャネルに入射し、ＴＦＴのオ
フ抵抗が減少し、画素の電荷保持ができなくなってしま
うという問題がある。

【００１４】この問題を回避するためには、ＴＦＴのソ
ース電極、ドレイン電極の少なくとも一方と電気的に絶
縁された不透明層を、チャネルを覆うようにＴＦＴの下
側に配する必要がある。

【００１５】このような不透明層を構成するためには、
さらに１回フォトリソグラフィ（ＰＲ）工程を追加する
必要がある。従って、大面積において安定な高品位の表
示が得られるＴＦＴアレイを、プロセス的に無理なく得
ようとすると少なくとも４ＰＲが必要である。

【００１６】さらに上記従来技術の別の問題点は、ゲー
ト電極がチャネルの上側に配されるいわゆる順スタガー
ド型のＴＦＴ構造であることである。

【００１７】ＴＦＴのオン電流はゲート絶縁膜とチャネ
ル非晶質シリコン層とのいわゆるＭＩＳ界面に蓄積した
電子によって流れることが知られている。

【００１８】順スタガード構造にすると、チャネル非晶
質シリコン層を形成した後にゲート絶縁膜を形成するの
で、ゲート絶縁膜形成時のプラズマ衝撃によりＭＩＳ界
面がダメージを受けるため、オン電流が低減してしま
う。

【００１９】逆スタガード型と順スタガード型を同じサ
イズのＴＦＴで比較した場合、逆スタガード型ＴＦＴの
方がオン特性に優れている。このため、順スタガード型
ＴＦＴを用いてＴＦＴアレイを設計する場合、ＴＦＴの
チャネル幅を大きくとる必要があり、画素電極への書き
込み終了時のゲート電圧の変動に伴う画素電位の変動、
いわゆるフィードスルー電圧が大きくなるので、表示品
質を保つために駆動回路の負担が増大する。

【００２０】従って、一般的に逆スタガード型（「逆ス
タガー型」ともいう）ＴＦＴを用いた方が、より高品質
の画素を得ることができる。

【００２１】逆スタガード型ＴＦＴでは、走査線のパタ
ン、チャネル非晶質シリコンのパタン、画素電極のパタ
ン、信号線のパタン、及び周辺の端子部で走査線を露出
させるパタンが最低必要である。

【００２２】さらに、逆スタガード型ＴＦＴでは、チャ
ネルが液晶層側に露出しているので、配向膜もしくは液
晶の電気的影響からＴＦＴを保護するために、通常チャ
ネル上を窒化シリコン膜等の絶縁膜をパッシベーション
として用いる。

【００２３】このようにパッシベーションを設けた場
合、さらに周辺の端子部で信号線を露出させるパタン、
画素電極を露出させるパタンが必要になる。

【００２４】このように考えると、周辺の端子部で走査
線、信号線を露出させるパタンと画素電極を露出させる
パタンとを同一マスクで形成したとしても、他のパタン
を独立のマスクで形成すると合計で５回のＰＲ工程が必
要となる。

【００２５】従って、順スタガード型の場合と同様に４
ＰＲ以下でこれを行うためには、いずれかのパタンを他
の１つのパタンまたは複数のパタンの組み合わせにより
形成する必要がある。

【００２６】画素電極と信号線を同一のパタンで形成す
ることは、形の上では可能であるが、信号線に透明電極
を用いることになるので、電気抵抗が大きく、大画面で
の適用が難しくなる。

【００２７】また、信号線とチャネル非晶質シリコンの
パタンは原理的に完全に一致させることはできない。

【００２８】さらに、走査線と信号線とは互いに交差し
て配置させることが必要とされるため、同一のパタンで
形成することは不可能である。

【００２９】このように考えると、走査線とチャネル非
晶質シリコンのパタンを一致させることが最も有望であ
ると思われる。

【００３０】走査線とチャネル非晶質シリコンのパタン
を一致させる従来の方法として、例えば特開昭63-18286
2号公報には、ゲート電極とアイランド部とを一回のフ
ォトレジスト工程で一括エッチングして形成することに
より工程の簡略化と歩留まりの向上を図るようにした逆
スタガー構造のＴＦＴの製造方法が提案されている。す
なわち、同公報には、ゲート電極用金属膜、ゲート絶縁
膜、半導体膜を積層後、これらを走査線のパタンにより
一括でパターニングして、しかる後にゲート電極の側壁
を絶縁処理することにより、図８に示すような構造を作
製する製造方法が提案されている。図８において、１は
走査線（ゲート電極）、３はドレイン電極、４はソース
電極、９はガラス基板、10はゲート絶縁膜（窒化シリコ
ン）、11は半導体膜（非晶質シリコン膜）、13はコンタ
クト部となるＮ⁺非晶質シリコン層、20はゲート側壁を
陽極酸化処理で絶縁処理する領域（側壁絶縁膜Ta₂O₅）
である。

【００３１】このような方法を用いれば、４回以下のＰ
Ｒ工程でＴＦＴアレイを作製することが可能になる。

【００３２】

【発明が解決しようとする課題】しかしながら、図８に
従来技術として示したような方法では、ゲート電極の端
面のみを選択的に絶縁化する技術が必要となる。

【００３３】これは、断面形状に大きく左右されるため
制御が非常に困難で、絶縁処理が不十分な箇所が発生す
る確率が高く、このような箇所で走査線および信号線が
短絡し、液晶表示装置に線欠陥が現れることが多い。

【００３４】従って、本発明は上記問題点に鑑みてなさ
れたものであって、このような制御の困難なプロセスを
用いることなく、高い表示品質を得ることのできる逆ス
タガード型ＴＦＴアレイを４回以下のＰＲ回数で作製す
ることのできる構造を有し、低コストで製造可能なアク
ティブマトリクス液晶表示パネル及び製造方法を提供す
ることを目的とする。

【００３５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、格子状に配置され互いに交差してなる平
行な複数の走査線及び平行な複数の信号線を備え、前記
走査線と前記信号線の各交点の近傍に設けられると共に
前記走査線と同一層に形成され、前記信号線に接続され
たゲート電極と、前記ゲート電極上にゲート絶縁膜を介
して設けられた薄膜半導体層と、前記薄膜半導体層上に
設けられ前記信号線と電気的に接続する第１の電極およ
び画素電極と接続する第２の電極（但し、第１の電極が
ソース（ドレイン）電極の時、第２の電極はドレイン
（ソース）電極）と、からなる薄膜トランジスタが形成
されてなる第１の透明絶縁性基板と、透明電極を有する
第２の透明絶縁性基板と、を液晶層を介して貼り合わせ
てなる液晶表示パネルにおいて、周辺端子接続部を除い
て前記走査線と前記ゲート電極とからなるパタンと同一
のパタンで前記ゲート絶縁膜および前記薄膜半導体層が
パタン化され、前記第１及び第２の電極が前記薄膜半導
体層上の所定領域において前記画素電極と同一層により
形成され、前記第１及び第２の電極と前記薄膜半導体層
を覆うように保護絶縁膜が設けられると共に、前記保護
絶縁膜上に前記信号線が配設され、前記信号線と前記第
１の電極とは、前記第１の電極上の所定領域に形成され
たコンタクトホールを介して接続され、前記信号線と同
一層に形成された金属層により前記第２の電極と前記画
素電極とが電気的に接続されていることを特徴とする液
晶表示パネルを提供する。

【００３６】また、本発明は、格子状に配置され互いに
交差してなる平行な複数の走査線及び平行な複数の信号
線を備え、前記走査線と前記信号線の各交点の近傍に設
けられると共に前記走査線と同一層に形成され、前記信
号線に接続されたゲート電極と、前記ゲート電極上にゲ
ート絶縁膜を介して設けられた薄膜半導体層と、前記薄
膜半導体層上に設けられ前記信号線と電気的に接続する
第１の電極、および画素電極と接続する第２の電極（但
し、第１の電極がソース（ドレイン）電極の時、第２の
電極はドレイン（ソース）電極）とからなる薄膜トラン
ジスタが形成されてなる第１の透明絶縁性基板と、透明
電極を有する第２の透明絶縁性基板と、を液晶層を介し
て貼り合わせてなる液晶表示パネルにおいて、周辺端子
接続部を除いて前記走査線と前記ゲート電極とからなる
パタンと同一のパタンで前記ゲート絶縁膜および薄膜半
導体層がパタン化されており、前記第１及び第２の電極
が前記薄膜半導体層上の所定領域において前記画素電極
と同一層により形成され、前記第１及び前記第２の電極
と前記薄膜半導体層を覆うように保護絶縁膜が設けられ
ると共に前記保護絶縁膜上に信号線が設けられ、前記信
号線と前記第１の電極とが前記第１の電極上でコンタク
トホールを介して接続されており、前記信号線と同一層
で形成された金属層により前記第２の電極と前記画素電
極とがコンタクトホールを介して接続されており、前記
第１、第２の電極上に形成されたコンタクトホールが前
記第１及び第２の電極よりもチャネル側に拡延されてお
り、前記コンタクトホールの開口端領域下の前記薄膜半
導体層にイオン注入により不純物がドープされた領域を
有することを特徴とする液晶表示パネルを特徴とする。

【００３７】本発明に係るアクティブマトリクス液晶表
示パネルは、その好ましい態様として、走査線と同一層
で形成され、これと隔離されかつ画素電極に電気的に接
続されたパタンが、前記信号線と重なるようにして画素
電極の両側に配置される。このようにすると、画素電極
と信号線との間のＴＮ液晶動作が正常に行われない領域
からの光漏れをＴＦＴ基板側で遮光する層を、工程数を
増加させることなく形成することができる。このような
層は対向基板側に通常設けるブラックマトリクスとＴＦ
Ｔ基板の位置合わせ精度を大幅に緩和し、これを利用し
て開口率の向上を図ることができる。

【００３８】また、本発明に係るアクティブマトリクス
液晶表示パネルは、その好ましい態様として、前記信号
線と同一層で形成され、これと隔離されかつ画素電極に
電気的に接続されたパタンが、前記走査線と重なるよう
にして画素電極の両側に配置させることもできる。この
ようにすると、画素電極と走査線との間のＴＮ液晶動作
が正常に行われない領域からの光漏れをＴＦＴ基板側で
遮光する層を、工程数を増加させることなく形成するこ
とができる。このような層は対向基板側に通常設けるブ
ラックマトリクスとＴＦＴ基板の位置合わせ精度を大幅
に緩和し、これを利用して開口率の向上を図ることがで
きる。

【００３９】さらに、本発明に係るアクティブマトリク
ス液晶表示パネルは、その好ましい態様として、前記信
号線と同一層で形成されたパタンが、薄膜トランジスタ
のチャネル領域を覆うように配置させることができる。
このようにすると、ＴＦＴのバックチャネル側を遮光す
る層を工程数を増加させることなく作製できる。

【００４０】さらにまた、本発明に係るアクティブマト
リクス液晶表示パネルは、その好ましい態様として、前
記信号線と同一層で形成され、これと隔離されかつ画素
電極に電気的に接続されたパタンが、画素電極に隣接す
る２本の走査線のうち該画素電極に電荷を供給する薄膜
トランジスタを制御しないほうの走査線と重なるように
配置され、かつ、この重なり領域の一部で画素電極と同
一層で孤立パタンが形成され、該孤立パタンと走査線と
の間にはゲート絶縁膜層をはさんで容量が構成されてお
り、該孤立パタンが画素電極に電気的に接続させること
ができる。このようにすると画素電極の電荷保持を補助
するために通常設けられる蓄積容量を工程数を増加させ
ることなく作製することができる。

【００４１】そして、本発明は、逆スタガー構造の薄膜
トランジスタ（ＴＦＴ）アレイを含む液晶表示装置（Ｌ
ＣＤ）の製造方法において、(a)透明絶縁性基板上に走
査線となる金属膜、ゲート絶縁膜、及び半導体膜をこの
順に形成した後にこれらを同一パタンでパターニング
し、(b)画素電極、ソース電極及びドレイン電極を同一
の層で形成してこれらを１回のフォトリソグラフィでパ
ターニングし、(c)前記画素電極、ソース電極及びドレ
イン電極を覆うように保護絶縁膜を形成し、(d)前記保
護絶縁膜に対して配設される所定のコンタクトホール
と、前記保護絶縁膜、前記半導体膜及び前記ゲート絶縁
膜を開口して配設される所定のコンタクトホールと、を
１回のフォトリソグラフィで形成し、(e)金属膜を形成
し、前記ドレイン電極に接続する信号線と、前記ソース
電極と前記画素電極とを接続する配線と、を同一のパタ
ンで形成する、上記各工程を含むことを特徴とする液晶
表示装置の製造方法を提供する。

【００４２】

【作用】本発明のアクティブマトリクス液晶表示パネル
のＴＦＴアレイは、走査線となる金属膜とゲート絶縁膜
とチャネル非晶質シリコン膜を形成後、これらを同一パ
タンでパターニングし、しかる後に、画素電極とソース
・ドレイン電極を同一層で構成し１回のフォトリソグラ
フィ（ＰＲ）でこれらのパターニングを行い、さらにこ
の上に保護絶縁膜を配し、保護絶縁膜、チャネル非晶質
シリコンおよびゲート絶縁膜に対して、必要部分でのコ
ンタクトホールを１回のＰＲで形成し、しかる後に信号
線となるべき金属膜を形成し、ＴＦＴのドレイン電極に
接続する信号線およびＴＦＴのソース電極と画素電極と
を接続する配線とを同一のパタンで形成することによ
り、作製することができる。

【００４３】従って、本発明によれば、順スタガード型
に比べ、特性的に優れた逆スタガード型ＴＦＴアレイを
作製する工程を４回以下のＰＲ工程で作製することが可
能とされ、このため、低コストで画質に優れたアクティ
ブマトリクス液晶ディスプレイを得ることができる。

【００４４】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。

【００４５】

【実施形態１】図１は、本発明の第１の実施形態に係る
アクティブマトリクス液晶表示パネルのＴＦＴアレイの
画素部を示す平面図であり、図２（Ａ）は、図１のＡ−
Ａ′線の断面を示し、図２（Ｂ）は、図１のＢ−Ｂ′線
の断面を示している。

【００４６】図１及び図２を参照して、ガラス板等の透
光性絶縁基板（「ガラス基板」ともいう）９の上に複数
の走査線１と複数の信号線２とを交差させて格子状に配
置する。

【００４７】各格子内には、走査線１と信号線２の交点
近傍に配置されるＴＦＴと、このＴＦＴから駆動される
画素電極６とから構成される１組のアクティブ画素エレ
メントがそれぞれ配置される。

【００４８】ＴＦＴは走査線１をゲート電極とし、ゲー
ト電極上に絶縁膜（ゲート絶縁膜）10を介して設けられ
た非晶質シリコン膜11からなるチャネル部と、非晶質シ
リコン膜11の表面上に設けられたドレイン電極３および
ソース電極４からなる。

【００４９】そして、非晶質シリコン膜11、ドレイン電
極３、およびソース電極４を覆うように、保護絶縁膜12
が設けられている。

【００５０】さらに、保護絶縁膜12上には、信号線２
と、ソース電極４を画素電極６に電気的に接続する配線
７とが配置されている。

【００５１】信号線２とドレイン電極３とは、ドレイン
電極３上に形成されたコンタクトホール５を介して接続
されている。

【００５２】図７は、本実施形態における周辺の端子部
の構成を示したものである。

【００５３】図７を参照して、信号線２は形成時に最上
層に出ているため、このまま周辺の信号線端子23と一体
で形成されている。

【００５４】これに対して、走査線１はゲート絶縁膜10
の下に配置されているので（図２参照）、走査線１の端
子取り出しを行うためのコンタクトホール22が走査線１
の端部に設けられ、このコンタクトホール22を介して、
保護絶縁膜12上に設けられた走査線端子21に接続されて
いる。

【００５５】以下、本実施形態に係るアクティブマトリ
クス液晶表示パネルのＴＦＴアレイの製造方法を工程順
に説明する。

【００５６】まず、透光性の絶縁基板（ガラス基板）の
上にスパッタ法で走査線１となるクロム膜を100nmの膜
厚に堆積し、しかる後に、この表面にゲート絶縁膜10と
なる窒化シリコン膜を500nmの膜厚に堆積した後、膜厚2
00nmの非晶質シリコン膜11および膜厚10nmのｎ型非晶質
シリコン層13を順次堆積する。

【００５７】しかる後に、走査線１のパタンでフォトリ
ソグラフィ（「ＰＲ」という）を行い、このパタンでｎ
型非晶質シリコン層13および非晶質シリコン膜11および
窒化シリコン膜10を一括でエッチングする。このエッチ
ングには、例えばＣＦ₄ガスのプラズマを利用してドラ
イエッチングにより行うことができる。

【００５８】しかる後に、走査線１となるクロム膜をエ
ッチングして、レジストを除去する。

【００５９】次に、ＩＴＯ（Indium-Tin-Oxide）膜を膜
厚50nmに堆積する。ここで、画素電極５、ドレイン電極
３およびソース電極４からなるパタンでフォトリソグラ
フィ（ＰＲ）を行い、塩酸を用いてＩＴＯ膜をエッチン
グする。

【００６０】しかる後に、レジストを除去し、ＩＴＯか
らなるドレイン、ソース電極３、４をマスクとして、ｎ
型非晶質シリコン膜13および非晶質シリコン膜11を合計
で30nm程度堀込む。

【００６１】これにより、ＩＴＯからなるソース、ドレ
イン電極が存在しない領域では、ｎ型非晶質シリコン層
13が完全に除去される。

【００６２】次に、保護絶縁膜12として、常圧ＣＶＤ法
を用いて酸化シリコン膜を膜厚500nm堆積する。

【００６３】ここで、ＴＦＴのドレイン電極３と信号線
２の接続に用いられるコンタクトホール５、およびソー
ス電極４と画素電極６をつなぐ配線７の接続に用いられ
るコンタクトホール５′のパタンと、画素電極６上の保
護絶縁膜12を除去する領域８のパタンと、走査線１の端
子取り出しを行うためのコンタクトホール22のパタンと
からなるパタンの反転パタンでＰＲを行う。

【００６４】このパタンを利用して、ＣＦ₄ガスのプラ
ズマによるドライエッチングを行う。

【００６５】この時、ＴＦＴのドレイン電極３及びソー
ス４電極上のコンタクトホール部５、５′では保護絶縁
膜12はエッチングされるが、ＩＴＯで形成されたドレイ
ン、ソース電極３、４がエッチストッパとなる。

【００６６】また、画素電極６上の保護絶縁膜12を除去
する領域８でも同様に保護絶縁膜12のみがエッチングさ
れる。

【００６７】これに対して、走査線１の端子取り出しを
行うためのコンタクトホール22では、保護絶縁膜12とし
て形成された酸化シリコン膜がエッチングされた後、非
晶質シリコン層11とゲート絶縁膜10が引き続きエッチン
グされ、クロムで形成された走査線１がエッチストッパ
となる。

【００６８】このようにして、一回のエッチングによ
り、ＴＦＴのソース・ドレイン電極上のコンタクトホー
ル部５、５′ではドレイン及びソース電極３、４が、ま
た画素電極上の保護絶縁膜を除去する領域８では画素電
極６が、周辺の走査線の端子取り出しを行うためのコン
タクトホール22では走査線１が、それぞれ表面に露出し
た状態となる。この状態でレジストを除去する。

【００６９】次に、クロム膜を膜厚200nmで堆積する。
ここで、信号線２のパタン、ソース電極４と画素電極６
を接続する配線７のパタン、信号線端子23のパタン、及
び走査線端子21のパタンからなるパタンでＰＲを行う。

【００７０】このパタンにより、クロム膜をエッチング
し、レジストを除去する。

【００７１】以上のようにして、本実施形態に係るＴＦ
Ｔアレイが完成する。

【００７２】以上説明したように、本実施形態に係るア
クティブマトリクス液晶表示パネルのＴＦＴアレイを作
製する工程において行われるＰＲ回数は４回のみであ
る。また、この工程で行われるプロセスはいずれも極め
て安定であり、非常に歩留りよくこれを作製することが
できる。このため、本実施例によれば、高スループット
で低コストのアクティブマトリクス液晶表示パネルを安
定に作製することができる。

【００７３】

【実施形態２】次に、本発明の第２の実施形態を説明す
る。図３は、本発明の第２の実施形態のアクティブマト
リクス液晶表示パネルのＴＦＴアレイの画素部の平面図
を示す。図４（Ａ）は、図３におけるＣ−Ｃ′線の断面
を示し、図４（Ｂ）は、図３におけるＤ−Ｄ′線の断面
を示す。

【００７４】図３及び図４を参照して、ガラス板などの
透光性絶縁基板９の上に複数の走査線１と複数の信号線
２とを交差させて格子状に配置する。各格子内には、走
査線１と信号線２の交点近傍に配置されるＴＦＴと、こ
のＴＦＴから駆動される画素電極６とから構成される１
組のアクティブ画素エレメントがそれぞれ配置される。

【００７５】ＴＦＴは走査線１をゲート電極とし、ゲー
ト電極上に絶縁膜10を介して設けられた非晶質シリコン
膜11からなるチャネル部と、非晶質シリコン膜11の表面
上に設けられたドレイン電極３およびソース電極４から
なる。

【００７６】さらに、非晶質シリコン膜11およびドレイ
ン電極３およびソース電極４を覆うように、保護絶縁膜
12が設けられている。そして、保護絶縁膜12上には信号
線２、および、ソース電極と画素電極をつなぐ配線７、
および、ＴＦＴ遮光層24が配置されている。

【００７７】この時、ソース電極４と画素電極６をつな
ぐ配線７は、図３に示すように、画素電極６の周囲を覆
い、互いに隣りあう走査線と重なるように配置する。

【００７８】画素電極６とこれに隣りあう２本の信号線
２との間には、それぞれ信号線とオーバーラップさせる
パタン14を設ける。

【００７９】このパタン14上には信号線２と十分離れた
ところにコンタクトホール５″を形成し、ソース電極４
と画素電極６をつなぐ配線７によりパタン14の最下層の
金属層16と接続する（図４（Ａ）参照）。

【００８０】信号線２とドレイン電極３とは、ドレイン
電極３上に形成されたコンタクトホール５を介して接続
されている。さらに、ＴＦＴ遮光層24はＴＦＴのチャネ
ル部を覆うように形成されている。

【００８１】また、走査線１上の一部にはソース・ドレ
イン電極と同層で蓄積容量電極15を形成する。蓄積容量
電極15と走査線１との間には蓄積容量が形成され、画素
の電荷保持を安定化させる役割を果たす。

【００８２】蓄積容量電極15上にはコンタクトホール
５″′が形成され、コンタクトホール５″′を介して蓄
積容量電極15と、ソース電極４及び画素電極６をつなぐ
配線７とが接続される。

【００８３】この時、ソース電極４と画素電極６をつな
ぐ配線７は蓄積容量電極15を覆うように構成する。この
ようにすると、この配線７自体が遮光層として働き、蓄
積容量電極15の回りにある非晶質シリコン膜11に光が照
射し導電率が上昇し、蓄積容量電極15から信号線２もし
くはドレイン電極３へ電荷のリークが起こる現象を防ぐ
ことができる。

【００８４】図７は、本実施形態における周辺の端子部
の構成を示したものである。本実施形態においては、信
号線は形成時に最上層に出ているので、このまま周辺の
信号線端子23と一体で形成されている。これに対して、
走査線１はゲート絶縁膜10の下に配置されているので、
走査線の端子取り出しを行うためのコンタクトホール22
が走査線１の端に設けられ、このコンタクトホール22を
介して、保護絶縁膜12上に設けられた走査線端子21に接
続されている。

【００８５】本実施形態の液晶パネルを構成するＴＦＴ
アレイは以下のように作製される。

【００８６】まず、前記第１の実施形態の場合と同様に
して、走査線１およびゲート絶縁膜10および非晶質シリ
コン層11を同一パタンで形成する。このとき、同時に信
号線とオーバーラップさせるパタン14を形成しておく。

【００８７】次に、前記第１の実施形態の場合と同様に
して、ドレイン電極３、ソース電極４および画素電極６
を透明導電層を用いて形成する。このとき、同時に蓄積
容量電極15を形成しておく。

【００８８】さらに、前記第１の実施形態の場合と同様
にして、ソース・ドレイン電極上のコンタクトホール
５、５′、および周辺端子接続部で走査線の端子取り出
しを行うためのコンタクトホール22を形成する。

【００８９】このとき、同時に、信号線とオーバーラッ
プさせるパタン14上のコンタクトホール５″および蓄積
容量電極15上のコンタクトホール５″′を形成する。

【００９０】しかる後に、信号線２およびソース電極と
画素電極をつなぐ配線７およびＴＦＴ遮光層24を形成す
る。この時、ソース電極４と画素電極６をつなぐ配線７
は、前述したように信号線とオーバーラップさせるパタ
ン14および蓄積容量電極15にも接続するようにする。

【００９１】以上のようにして、本発明の第２の実施形
態のＴＦＴアレイが完成する。画素電極６と信号線２の
境界や画素電極６と走査線１との境界には強い横方向の
電界が存在し、液晶配向の乱れが生じ、その影響は画素
電極６の内側まで到達しこの周辺で透過光の異常が発生
する。

【００９２】このような透過光が表示に表れるとコント
ラストの低下や焼き付きを生じてしまう。これを防ぐた
めに、通常は対向基板側にブラックマトリクスを設け
て、透過光の異常が発生する領域を遮光する。

【００９３】本実施形態のＴＦＴアレイの場合には、透
過光の異常が発生する領域は、信号線とオーバーラップ
するパタン14とソース電極と画素電極をつなぐ配線７と
により、ほとんどの領域が不透明金属で覆われており、
異常な透過光はこれらのパタンにより遮光される。

【００９４】また、ＴＦＴのバックチャネル側から入射
する光もＴＦＴ遮光層24により遮光されている。従っ
て、対向基板側にブラックマトリクスを配する必要がな
くなり、ブラックマトリクスを用いた構成よりも低コス
トで作製できる。

【００９５】さらに、本実施形態においては、対向基板
側にブラックマトリクスを配した場合に必要な目ずれの
マージンを見込む必要がないことから、遮光の幅を少な
くすることができ、より開口率を高くすることができ
る。

【００９６】そして、本実施形態では、画素毎に蓄積容
量が形成されているため、画素の電荷保持特性がより良
好になり表示が安定化する。

【００９７】蓄積容量を設ける際には、走査線１とソー
ス電極と画素電極をつなぐ配線７を単にオーバーラップ
させることによっても形成できるが、本実施形態の場合
は、非晶質シリコン層上に蓄積容量電極15を配している
ので、小さな面積で十分大きな蓄積容量を用意すること
ができる。

【００９８】ところで、蓄積容量電極15の周囲に光が照
射されると、光が照射された領域の非晶質シリコン膜11
の抵抗が低下し、この層を通して、電荷のリークが発生
してしまう。

【００９９】しかしながら、本実施形態の場合、蓄積容
量電極15の周囲はソース電極４と画素電極６を接続する
配線７で遮光されているので、リーク電流を極めて小さ
くすることができる。

【０１００】本実施形態に示すアクティブマトリクス液
晶表示パネルのＴＦＴアレイを作製する工程において行
われるＰＲ回路は、前記第１の実施形態の場合と全く等
しく、４回のみである。その工程で行われるプロセスは
いずれも極めて安定であり、非常に歩留まりよく作製す
ることができる。以上のことから、高スループットで低
コストのアクティブマトリクス液晶表示パネルを安定に
作製することができる。

【０１０１】なお、本発明の実施の形態として、請求項
３乃至請求項６記載のの技術内容を、それぞれ単独でま
たは複数組み合わせて液晶パネルに適用した場合でも、
状況に応じてそれぞれ効果を出すことができる。この場
合は、対向基板側にブラックマトリクスを設けることが
必要になることがあるが、全くこれらの方法を適用しな
い場合に比べて、対向基板の目合わせは緩和される。

【０１０２】

【実施形態３】次に、本発明の第３の実施形態について
説明する。

【０１０３】図５は、本発明の第３の実施形態に基づく
ＴＦＴ部の平面図である。図６（Ａ）は、図５のＥ−
Ｅ′の断面図、図６（Ｂ）は、図５のＦ−Ｆ′の断面図
を示したものである。

【０１０４】本発明の第３の実施形態のアクティブマト
リクス液晶パネルでは、前記第１の実施形態のパネルと
ＴＦＴのソース・ドレイン電極部を除いては全く同じ構
造をとる。

【０１０５】本実施形態の場合は、ＩＴＯ等の透明電極
で構成されたドレイン電極３およびソース電極４の下お
よび周囲にイオンドーピングにより形成したｎ型非晶質
シリコン層17を有する。

【０１０６】また、ドレイン電極３と信号線２を接続す
るためのコンタクトホール、およびソース電極４と配線
７（ソース電極４と画素電極６をつなぐ）を接続するた
めのコンタクトホールは、サイドエッチさせることによ
り、19に示す形状をとる。

【０１０７】以下、本実施形態の液晶パネルのＴＦＴア
レイは以下のように作製する。

【０１０８】まず、透光性の絶縁基板の上にスパッタ法
で走査線１となるクロム膜を100nmの膜厚に堆積し、し
かる後にこの表面にゲート絶縁膜10となる窒化シリコン
膜を500nmの膜厚に堆積した後、膜厚200nmの非晶質シリ
コン膜11を順次堆積する。

【０１０９】しかるのちに、走査線１のパタンでＰＲを
行い、このパタンで非晶質シリコン膜および窒化シリコ
ン膜を一括でエッチングする。

【０１１０】このエッチングには、例えばＣＦ₄ガスの
プラズマを利用してドライエッチングにより行うことが
できる。しかる後にクロム膜をエッチングし、レジスト
を除去する。

【０１１１】次に、ＩＴＯ膜を膜厚30nmに堆積する。こ
こで、画素電極６、ドレイン電極３およびソース電極４
からなるパタンでＰＲを行い、塩酸を用いてＩＴＯをエ
ッチングする。しかる後に、レジストを除去する。

【０１１２】次に、保護絶縁膜として、常圧ＣＶＤ法を
用いて酸化シリコン膜を500nm堆積する。

【０１１３】ここで、ＴＦＴのドレイン電極３と信号線
２の接続およびソース電極４と配線７（ソース電極４と
画素電極６をつなぐ）の接続に用いられるコンタクトホ
ールとして18に示すパタンと、画素電極上の保護絶縁膜
を除去する領域８のパタンと、走査線の端子取り出しを
行うためのコンタクトホール22のパタンとからなるパタ
ンの反転パタンでＰＲを行う。

【０１１４】このパタンを利用して、ＣＦ₄ガスのプラ
ズマによるドライエッチングを行う。この時、ＴＦＴの
ソース・ドレイン電極上のコンタクトホール部では、保
護絶縁膜12はエッチングされるが、ＩＴＯで形成された
ソース・ドレイン電極がエッチストッパとなる。また、
画素電極６上の保護絶縁膜を除去する領域８でも同様に
保護絶縁膜のみがエッチングされる。

【０１１５】これに対して、走査線の端子取り出しを行
うためのコンタクトホール22では、保護絶縁膜として形
成された酸化シリコン膜がエッチングされた後、非晶質
シリコン層11とゲート絶縁膜10が引き続きエッチングさ
れ、クロムで形成された走査線１がエッチストッパとな
る。

【０１１６】このようにして、１回のエッチングによ
り、ＴＦＴのソース、ドレイン電極上のコンタクトホー
ル部18ではドレイン、ソース電極３、４が、また画素電
極上の保護絶縁膜を除去する領域８では画素電極６が、
周辺の走査線の端子取り出しを行うためのコンタクトホ
ール22では走査線１が、それぞれ表面に露出した状態と
なる。

【０１１７】ここで、レジストをかぶせたままで、希フ
ッ酸により保護絶縁膜12として形成した酸化シリコン膜
をサイドエッチさせ、図５、図６の19で示すパタンまで
コンタクトホールを広げる。この状態でレジストを除去
する。

【０１１８】さらに、リンイオンを40kＶの加速電圧で
イオン注入する。このとき、保護絶縁膜12がイオン注入
のマスクとなり、ＩＴＯからなるドレイン及びソース電
極３、４の下およびその周囲にリンがドーピングされ、
イオンドーピングにより形成したｎ型非晶質シリコン層
17が形成される。

【０１１９】次に、クロム酸を膜厚200nmに堆積する。
ここで、信号線２のパタン、ソース電極４と画素電極６
をつなぐ配線７のパタン、信号線端子23のパタン、走査
線端子21のパタンからなるパタンでＰＲを行う。このパ
タンにより、クロム膜をエッチングし、レジストを除去
する。

【０１２０】以上のようにして、本実施形態のＴＦＴア
レイが完成する。以上述べたように、本実施形態に示す
アクティブマトリクス液晶表示パネルのＴＦＴアレイを
作製する工程において行われるＰＲ回数は４回のみであ
る。また、この工程で行われるプロセスはいずれも極め
て安定であり、非常に歩留まりよくこれを作製すること
ができる。このため、本実施例によれば、高スループッ
トで低コストのアクティブマトリクス液晶表示パネルを
安定に作製することができる。

【０１２１】本実施形態においては、前記第１の実施形
態において必要とされたソース・ドレイン電極間のｎ型
非晶質シリコン層のエッチングが不要となることから、
非晶質シリコン膜を堀込む必要がなくなり、このため、
非晶質シリコン膜の膜厚を薄く設定できる。

【０１２２】また、ＴＦＴのバックチャネル界面がエッ
チングにさらされることがないので良好な界面が作製で
き、より安定な特性を得ることができる。

【０１２３】さらに、ここでは詳細な説明は省略される
が、本発明の第３の実施形態に示した構造のＴＦＴと前
記第２の実施形態に示した画素構造と組み合わせて用い
ることができることは言うまでもない。

【０１２４】

【発明の効果】以上、詳述したように本発明によれば、
特性的に優れた逆スタガード型ＴＦＴアレイを安定なプ
ロセスのみを用いて、４回以下のＰＲ回数で製造するこ
とが可能とされ、液晶パネルの低コスト化を達成すると
いう効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示す平面図で
ある。

【図２】（Ａ）は図１のＡ−Ａ′線の断面を示す図であ
る。（Ｂ）は図１のＢ−Ｂ′線の断面を示す図である。

【図３】本発明の第２の実施形態の構成を示す平面図で
ある。

【図４】（Ａ）は図３のＣ−Ｃ′線の断面を示す図であ
る。（Ｂ）は図３のＤ−Ｄ′線の断面を示す図である。

【図５】本発明の第３の実施形態の構成を示す平面図で
ある。

【図６】（Ａ）は図５のＥ−Ｅ′線の断面を示す図であ
る。（Ｂ）は図５のＦ−Ｆ′線の断面を示す図である。

【図７】本発明の実施形態における周辺の端子接続部の
構成を説明するための平面図である。

【図８】従来のＴＦＴの断面を示す図である。

【符号の説明】

１ 走査線 ２ 信号線 ３ ドレイン電極 ４ ソース電極 ５ コンタクトホール ６ 画素電極 ７ ソース電極と画素電極をつなぐ配線 ８ 画素電極上の保護絶縁膜を除去する領域 ９ ガラス基板 10 ゲート絶縁膜 11 非晶質シリコン膜 12 保護絶縁膜 13 ｎ型非晶質シリコン層 14 信号線とオーバーラップさせるパタン 15 蓄積容量電極 16 最下層の金属層 17 イオンドーピングにより形成したｎ型非晶質シリコ
ン層 18 サイドエッチ前のコンタクトホール 19 サイドエッチ後のコンタクトホール 20 ゲートの側壁を絶縁処理する領域 21 走査線端子 22 走査線端子取り出しを行うためのコンタクトホール 23 信号線端子 24 ＴＦＴ遮光層

Claims (11)

【特許請求の範囲】
1. 【請求項１】格子状に配置され互いに交差してなる平行
   な複数の走査線及び平行な複数の信号線を備え、 前記走査線と前記信号線の各交点の近傍に設けられると
   共に前記走査線と同一層に形成され、前記信号線に接続
   されたゲート電極と、 前記ゲート電極上にゲート絶縁膜を介して設けられた薄
   膜半導体層と、 前記薄膜半導体層上に設けられ前記信号線と電気的に接
   続する第１の電極および画素電極と接続する第２の電極
   （但し、第１の電極がソース（ドレイン）電極の時、第
   ２の電極はドレイン（ソース）電極）と、からなる薄膜
   トランジスタが形成されてなる第１の透明絶縁性基板
   と、 透明電極を有する第２の透明絶縁性基板と、を液晶層を
   介して貼り合わせてなる液晶表示パネルにおいて、 周辺端子接続部を除いて前記走査線と前記ゲート電極と
   からなるパタンと同一のパタンで前記ゲート絶縁膜およ
   び前記薄膜半導体層がパタン化され、 前記第１及び第２の電極が前記薄膜半導体層上の所定領
   域において前記画素電極と同一層により形成され、 前記第１及び第２の電極と前記薄膜半導体層を覆うよう
   に保護絶縁膜が設けられると共に、前記保護絶縁膜上に
   前記信号線が配設され、 前記信号線と前記第１の電極とは、前記第１の電極上の
   所定領域に形成されたコンタクトホールを介して接続さ
   れ、 前記信号線と同一層に形成された金属層により前記第２
   の電極と前記画素電極とが電気的に接続されていること
   を特徴とする液晶表示パネル。
2. 【請求項２】格子状に配置され互いに交差してなる平行
   な複数の走査線及び平行な複数の信号線を備え、 前記走査線と前記信号線の各交点の近傍に設けられると
   共に前記走査線と同一層に形成され、前記信号線に接続
   されたゲート電極と、 前記ゲート電極上にゲート絶縁膜を介して設けられた薄
   膜半導体層と、 前記薄膜半導体層上に設けられ前記信号線と電気的に接
   続する第１の電極、および画素電極と接続する第２の電
   極（但し、第１の電極がソース（ドレイン）電極の時、
   第２の電極はドレイン（ソース）電極）とからなる薄膜
   トランジスタが形成されてなる第１の透明絶縁性基板
   と、 透明電極を有する第２の透明絶縁性基板と、を液晶層を
   介して貼り合わせてなる液晶表示パネルにおいて、 周辺端子接続部を除いて前記走査線と前記ゲート電極と
   からなるパタンと同一のパタンで前記ゲート絶縁膜およ
   び薄膜半導体層がパタン化されており、 前記第１及び第２の電極が前記薄膜半導体層上の所定領
   域において前記画素電極と同一層により形成され、 前記第１及び前記第２の電極と前記薄膜半導体層を覆う
   ように保護絶縁膜が設けられると共に前記保護絶縁膜上
   に信号線が設けられ、 前記信号線と前記第１の電極とが前記第１の電極上でコ
   ンタクトホールを介して接続されており、 前記信号線と同一層で形成された金属層により前記第２
   の電極と前記画素電極とがコンタクトホールを介して接
   続されており、 前記第１、第２の電極上に形成されたコンタクトホール
   が前記第１及び第２の電極よりもチャネル側に拡延され
   ており、 前記コンタクトホールの開口端領域下の前記薄膜半導体
   層にイオン注入により不純物がドープされた領域を有す
   ることを特徴とする液晶表示パネル。
3. 【請求項３】前記走査線と同一層で形成され、前記走査
   線と離隔され、かつ前記画素電極に電気的に接続された
   パタンが、前記信号線と重なるようにして前記画素電極
   の両側に配置されていることを特徴とする請求項１又は
   ２記載の液晶表示パネル。
4. 【請求項４】前記信号線と同一層で形成され、前記信号
   線と離隔され、かつ前記画素電極に電気的に接続された
   パタンが、前記走査線と重なるようにして画素電極の両
   側に配置されていることを特徴とする請求項１又は２記
   載の液晶表示パネル。
5. 【請求項５】前記信号線と同一層で形成されたパタン
   が、前記薄膜トランジスタのチャネル領域を覆うように
   配置されていることを特徴とする請求項１又は２記載の
   液晶表示パネル。
6. 【請求項６】前記信号線と同一層で形成され、前記信号
   線と離隔され、かつ画素電極に電気的に接続されたパタ
   ンが、前記画素電極に隣接する２つの走査線のうち該画
   素電極に電荷を供給する薄膜トランジスタを制御しない
   ほうの走査線と重なるように配置され、かつ、この重な
   り領域の一部で該画素電極と同一層で孤立パタンが形成
   され、該孤立パタンと走査線との間にはゲート絶縁膜層
   をはさんで容量が構成されており、該孤立パタンが画素
   電極に電気的に接続されていることを特徴とする請求項
   １又は２記載の液晶表示パネル。
7. 【請求項７】逆スタガー構造の薄膜トランジスタ（ＴＦ
   Ｔ）アレイを含む液晶表示装置（ＬＣＤ）の製造方法に
   おいて、 (a)透明絶縁性基板上に走査線となる金属膜、ゲート絶
   縁膜、及び半導体膜をこの順に形成した後にこれらを同
   一パタンでパターニングし、 (b)画素電極、ソース電極及びドレイン電極を同一の層
   で形成してこれらを１回のフォトリソグラフィでパター
   ニングし、 (c)前記画素電極、ソース電極及びドレイン電極を覆う
   ように保護絶縁膜を形成し、 (d)前記保護絶縁膜に対して配設される所定のコンタク
   トホールと、前記保護絶縁膜、前記半導体膜及び前記ゲ
   ート絶縁膜を開口して配設される所定のコンタクトホー
   ルと、を１回のフォトリソグラフィで形成し、 (e)金属膜を形成し、前記ドレイン電極に接続する信号
   線と、前記ソース電極と前記画素電極とを接続する配線
   と、を同一のパタンで形成する、 上記各工程を含むことを特徴とする液晶表示装置の製造
   方法。
8. 【請求項８】前記保護絶縁膜を開口してなるコンタクト
   ホールを介して前記信号線が前記ドレイン電極に、前記
   配線が前記ソース電極にそれぞれ電気的に接続され、前
   記保護絶縁膜、前記半導体膜及び前記ゲート絶縁膜を開
   口してなるコンタクトホールを介して前記保護絶縁膜上
   に形成される周辺部の走査線端子が前記ゲート電極（走
   査線）に電気的に接続されることを特徴とする請求項７
   記載の液晶表示装置の製造方法。
9. 【請求項９】前記工程(b)に続いて、前記ソース及びド
   レイン電極をマスクとして前記半導体層を所定深さ堀込
   み、前記ソース及びドレイン電極の直下にのみコンタク
   ト部となるｎ型半導体層を残すようにしたことを特徴と
   する請求項７記載の液晶表示装置の製造方法。
10. 【請求項１０】前記工程(d)に続いて、前記保護絶縁膜
    をイオン注入のマスクとして前記ドレイン及びソース電
    極下にコンタクト部となるｎ型半導体層を形成する特徴
    とする請求項７記載の液晶表示装置の製造方法。
11. 【請求項１１】前記ドレイン及びソース電極上に形成さ
    れたコンタクトホールがチャネル側に拡延され、前記コ
    ンタクトホールの開口端領域下にｎ型不純物をイオン注
    入により導入することを特徴とする請求項１０記載の液
    晶表示装置の製造方法。