JPH0533412B2 - - Google Patents
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- JPH0533412B2 JPH0533412B2 JP62023203A JP2320387A JPH0533412B2 JP H0533412 B2 JPH0533412 B2 JP H0533412B2 JP 62023203 A JP62023203 A JP 62023203A JP 2320387 A JP2320387 A JP 2320387A JP H0533412 B2 JPH0533412 B2 JP H0533412B2
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- JP
- Japan
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- access
- pipeline
- access request
- time
- memory
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Description
【発明の詳細な説明】
〔概要〕
CPU、CHP、パイプライン制御の主記憶装置
等からなる処理装置において、主記憶装置へのア
クセス源であるCPU／CHP等は毎サイクルに要
求を出す。しかしキー記憶装置はそれよりも長い
アクセス時間をもち、互いに非同期で動作するた
め、本発明ではアクセス要求をスタツクする複数
個のバツフアを設け、そのバツフアの状態及びキ
ー記憶装置のビジー状態によりCPU／CHPから
のアクセスが何サイクル後に処理されるかを予測
し、同期をとれるようにした。
等からなる処理装置において、主記憶装置へのア
クセス源であるCPU／CHP等は毎サイクルに要
求を出す。しかしキー記憶装置はそれよりも長い
アクセス時間をもち、互いに非同期で動作するた
め、本発明ではアクセス要求をスタツクする複数
個のバツフアを設け、そのバツフアの状態及びキ
ー記憶装置のビジー状態によりCPU／CHPから
のアクセスが何サイクル後に処理されるかを予測
し、同期をとれるようにした。
本発明は、パイプラインで動作する処理装置に
おけるパイプラインと、他の非同期の装置との間
の同期化方式に関する。
おけるパイプラインと、他の非同期の装置との間
の同期化方式に関する。
あるパイプラインと関連して並行に処理を行う
他の装置が、そのパイプラインとは異なる動作周
期をもつ非同期のものである場合、双方の処理結
果について同期をとる必要がある。本発明は、そ
のための効率的な同期化方式に関する。
他の装置が、そのパイプラインとは異なる動作周
期をもつ非同期のものである場合、双方の処理結
果について同期をとる必要がある。本発明は、そ
のための効率的な同期化方式に関する。
第５図は、本発明が対象とするパイプライン動
作の処理装置の簡単な例を示したものである。
作の処理装置の簡単な例を示したものである。
第５図において、２１，２２はそれぞれ中央処
理装置CPU、２３はチヤンネルプロセツサCHP、
２４は記憶制御装置MCU、２５はキー記憶装置
KS、２６は主記憶装置MSUである。
理装置CPU、２３はチヤンネルプロセツサCHP、
２４は記憶制御装置MCU、２５はキー記憶装置
KS、２６は主記憶装置MSUである。
通常、MSUのアクセス時間は、CPUのサイク
ル時間の数十倍の長さがあるため、MSUはパイ
プラインで制御されている。
ル時間の数十倍の長さがあるため、MSUはパイ
プラインで制御されている。
MSUは、CPUやCHPからのアクセス要求を受
け取ると、MSUに起動信号を送り、同時にアク
セスアドレスやストアデータ等の必要な情報を
MSUのパイプラインに設定する。
け取ると、MSUに起動信号を送り、同時にアク
セスアドレスやストアデータ等の必要な情報を
MSUのパイプラインに設定する。
MSUのパイプライン処理が終了すると、MCU
はエラーチエツクを行い、アクセス源のCPUや
CHPに対する応答信号を作成する。
はエラーチエツクを行い、アクセス源のCPUや
CHPに対する応答信号を作成する。
MCUは、MSUの領域保護や記憶管理のために
KSをそなえている。KSは、リフアレンスビツト
（Ｒビツト）やチエンジビツト（Ｃビツト）等の
テーブルを含み、MCUは、MSUを起動するごと
にKSにアクセスして、これらのビツトを対応す
る値に更新する。
KSをそなえている。KSは、リフアレンスビツト
（Ｒビツト）やチエンジビツト（Ｃビツト）等の
テーブルを含み、MCUは、MSUを起動するごと
にKSにアクセスして、これらのビツトを対応す
る値に更新する。
KSは、２サイクルのアクセス時間で動作し、
一方アクセス源のCPU、CHPは毎サイクルにア
クセス要求を出すことができるため、アクセス要
求を受け付けてからKSをアクセスできるまでの
時間は、先に実行待ちとなつているアクセス要求
の個数やKSのビジー（BUSY）状況により変化
する。また、MSUのパイプラインは、一定のタ
イミングで応答信号を作成するため、KSのアク
セス処理と同期をとる必要がある。
一方アクセス源のCPU、CHPは毎サイクルにア
クセス要求を出すことができるため、アクセス要
求を受け付けてからKSをアクセスできるまでの
時間は、先に実行待ちとなつているアクセス要求
の個数やKSのビジー（BUSY）状況により変化
する。また、MSUのパイプラインは、一定のタ
イミングで応答信号を作成するため、KSのアク
セス処理と同期をとる必要がある。
このような場合、従来はKSとMSUパイプライ
ンのそれぞれが非同期に処理を実行し、各処理の
終了結果を識別してリンクをとり、アクセス源へ
応答する方式がとられていた。
ンのそれぞれが非同期に処理を実行し、各処理の
終了結果を識別してリンクをとり、アクセス源へ
応答する方式がとられていた。
従来のパイプライン動作の処理装置では、１つ
の処理要求に関連して、並行して動作するパイプ
ラインと他の非同期の装置との間で処理結果の同
期をとるために、複雑な制御と余分な動作サイク
ルとが必要であつた。
の処理要求に関連して、並行して動作するパイプ
ラインと他の非同期の装置との間で処理結果の同
期をとるために、複雑な制御と余分な動作サイク
ルとが必要であつた。
本発明は、パイプラインと並行して動作する他
の非同期の装置の動作時間が、パイプラインの動
作時間よりも短い場合について、非同期の装置の
処理開始時点を予測し、その予測結果をパイプラ
インにリンクして、パイプラインから他の装置の
実行タイミングを容易に識別可能にするものであ
る。
の非同期の装置の動作時間が、パイプラインの動
作時間よりも短い場合について、非同期の装置の
処理開始時点を予測し、その予測結果をパイプラ
インにリンクして、パイプラインから他の装置の
実行タイミングを容易に識別可能にするものであ
る。
それによる本発明の構成は、比較的買い動作サ
イクル時間をもつメモリ装置と、クロツクサイク
ル単位にメモリアクセスを行うアクセス源と、メ
モリアクセスのために各アクセス要求ごとに制御
する処理を行うパイプライン１と、メモリアクセ
スに付随する他のアクセスをパイプライン１とは
非同期に行うメモリ装置よりも短い動作サイクル
時間をもつ他の装置２とを備えた処理装置におい
て、 上記他の装置２に順次入力されるアクセス要求
の情報を一旦スタツクする複数のバツフア７〜１
０と、アクセス要求が入力された上記複数のバツ
フア７〜１０のスタツクされている先行アクセス
要求の情報および上記他の装置２の状態がビジー
か空きかにしたがつて、入力されたアクセス要求
が他の装置２において処理される時間を予測する
予測回路１３と、 上記予測回路１３が予測した時間から上記パイ
プライン１で処理中のメモリ装置の対応するアク
セスのステージを判断し、メモリ装置のアクセス
完了報告のタイミングに他の装置２の完了報告を
同時に行うように制御する同期化制御装置を設け
たことを特徴とするものである。
イクル時間をもつメモリ装置と、クロツクサイク
ル単位にメモリアクセスを行うアクセス源と、メ
モリアクセスのために各アクセス要求ごとに制御
する処理を行うパイプライン１と、メモリアクセ
スに付随する他のアクセスをパイプライン１とは
非同期に行うメモリ装置よりも短い動作サイクル
時間をもつ他の装置２とを備えた処理装置におい
て、 上記他の装置２に順次入力されるアクセス要求
の情報を一旦スタツクする複数のバツフア７〜１
０と、アクセス要求が入力された上記複数のバツ
フア７〜１０のスタツクされている先行アクセス
要求の情報および上記他の装置２の状態がビジー
か空きかにしたがつて、入力されたアクセス要求
が他の装置２において処理される時間を予測する
予測回路１３と、 上記予測回路１３が予測した時間から上記パイ
プライン１で処理中のメモリ装置の対応するアク
セスのステージを判断し、メモリ装置のアクセス
完了報告のタイミングに他の装置２の完了報告を
同時に行うように制御する同期化制御装置を設け
たことを特徴とするものである。
第１図は、本発明の原理的構成を、第５図の従
来例構成に適用された場合を例として示したもの
である。
来例構成に適用された場合を例として示したもの
である。
第１図中、
１は、主記憶（MSU）パイプラインである。
２は、キー記憶装置KSである。
３，４は、そえぞれ別の中央処理装置CPUか
らのアクセス要求情報（たとえばアドレス、スト
アデータ、フアンクシヨン・コード）を一時的に
保持するCPUポートである。
らのアクセス要求情報（たとえばアドレス、スト
アデータ、フアンクシヨン・コード）を一時的に
保持するCPUポートである。
５は、チヤネルプロセツサCHPからのアクセ
ス要求情報を一時的に保持するCHPポートであ
る。
ス要求情報を一時的に保持するCHPポートであ
る。
６は、CPUポート３，４、CHPポート５から
１つのポートを選択するためのセレクタSELであ
る。
１つのポートを選択するためのセレクタSELであ
る。
７ないし１０は、キー記憶装置KSに対するア
クセス要求情報を順にスタツクするためのバツフ
アである。
クセス要求情報を順にスタツクするためのバツフ
アである。
１１は、バツフア７ないし１０の１つを順に選
択し、キー記憶装置KSに与えるセレクタSELで
ある。
択し、キー記憶装置KSに与えるセレクタSELで
ある。
１２は、バツフア７ないし１０の管理や、キー
記憶装置KSのアクセス制御を行なうキー記憶制
御回路である。
記憶装置KSのアクセス制御を行なうキー記憶制
御回路である。
１３は、バツフア７ないし１０にスタツクされ
ているアクセス要求情報の個数と、キー記憶装置
KSのビジー／空き状態とに基づいて、各アクセ
ス要求がキー記憶装置KSで処理される時間を予
測する予測回路である。
ているアクセス要求情報の個数と、キー記憶装置
KSのビジー／空き状態とに基づいて、各アクセ
ス要求がキー記憶装置KSで処理される時間を予
測する予測回路である。
１４は、予測回路１３が予測した予測値に基づ
いて、各アクセス要求ごとにキー記憶装置２にお
ける実行の有無を示す同期情報をMSUパイプラ
インにリンクさせる同期化制御回路である。
いて、各アクセス要求ごとにキー記憶装置２にお
ける実行の有無を示す同期情報をMSUパイプラ
インにリンクさせる同期化制御回路である。
１５は、MSU起動信号である。
１６は、アクセス源のCPU／CHPに対する応
答信号である。
答信号である。
ここで、MSUパイプライン１のアクセス時間
は数十サイクルの長さとし、またキー記憶装置
KSのアクセス時間は２サイクルの長さとし、こ
れに対して各CPU、CHPはたとえば毎サイクル
にアクセス要求を発信できるものとする。
は数十サイクルの長さとし、またキー記憶装置
KSのアクセス時間は２サイクルの長さとし、こ
れに対して各CPU、CHPはたとえば毎サイクル
にアクセス要求を発信できるものとする。
第１図において、各CPU、CHPからアクセス
要求があると、それぞれアクセス要求の情報（ア
ドレス、ストアデータ、フアンクシヨンコード
等）は、対応するCPUポート３，４、CHPポー
ト５に一旦格納される。
要求があると、それぞれアクセス要求の情報（ア
ドレス、ストアデータ、フアンクシヨンコード
等）は、対応するCPUポート３，４、CHPポー
ト５に一旦格納される。
セレクタSEL６は、アクセス要求の情報が格納
されているポートを順次選択し、MSUに起動信
号を送るとともに、必要な情報をMSUパイプラ
イン１にセツトする。この情報は、後にエラーチ
エツク、応答信号を作成する際に使用される。
されているポートを順次選択し、MSUに起動信
号を送るとともに、必要な情報をMSUパイプラ
イン１にセツトする。この情報は、後にエラーチ
エツク、応答信号を作成する際に使用される。
MSUが起動されるごとに、キー記憶装置２内
のＲビツトおよびＣビツトの更新が行われる。キ
ー記憶装置２のアクセス時間は、この例の場合２
サイクルの長さであり、一方CPU、CHP等から
のアクセス要求は１サイクル単位で行われるか
ら、アクセス要求が毎サイクルに生じると、実行
待ちが必要になる。バツフア７ないし１０は、こ
の実行待ちを可能にする。
のＲビツトおよびＣビツトの更新が行われる。キ
ー記憶装置２のアクセス時間は、この例の場合２
サイクルの長さであり、一方CPU、CHP等から
のアクセス要求は１サイクル単位で行われるか
ら、アクセス要求が毎サイクルに生じると、実行
待ちが必要になる。バツフア７ないし１０は、こ
の実行待ちを可能にする。
キー記憶制御回路１２は、MSU起動を行つた
アクセス要求を直ちに処理できないとき、その情
報をバツフア７ないし１０に順にスタツクし、そ
してキー記憶装置２が空き状態となるごとにセレ
クタSEL１１を用いてバツフアのアクセス要求の
情報を古い方（待ちの長い方）から選択し、それ
に基づくＲ／Ｃビツトの更新処理を行う。
アクセス要求を直ちに処理できないとき、その情
報をバツフア７ないし１０に順にスタツクし、そ
してキー記憶装置２が空き状態となるごとにセレ
クタSEL１１を用いてバツフアのアクセス要求の
情報を古い方（待ちの長い方）から選択し、それ
に基づくＲ／Ｃビツトの更新処理を行う。
第２図は、キー記憶制御回路１２の制御動作例
を示すタイミング図である。
を示すタイミング図である。
図は、CPUあるいはCHPのアクセス源から、
毎サイクルにＡ，Ｂ，Ｃ，Ｄ…で示すアクセス要
求が発信されたことを示す。
毎サイクルにＡ，Ｂ，Ｃ，Ｄ…で示すアクセス要
求が発信されたことを示す。
図ないしは、バツフア７ないし１０におけ
るアクセス要求のスタツク状態を示す。
るアクセス要求のスタツク状態を示す。
図は、キー記憶装置２が処理を受け付けたア
クセス要求処理のタイミングを示す。
クセス要求処理のタイミングを示す。
図は、キー記憶装置２のＲ／Ｃビツト更新処
理の実行期間を示す。
理の実行期間を示す。
予測回路１３は、MSU起動を行なつたアクセ
ス要求に基づいて、バツフア７ないし１０に待ち
となつている先行アクセス要求の個数とキー記憶
装置２のビジー／空き状態とに基づいて、第２図
に示されているようにそのアクセス要求のＲ／
Ｃビツト更新処理が実行開始される時間を予測
し、予測値を作成する。
ス要求に基づいて、バツフア７ないし１０に待ち
となつている先行アクセス要求の個数とキー記憶
装置２のビジー／空き状態とに基づいて、第２図
に示されているようにそのアクセス要求のＲ／
Ｃビツト更新処理が実行開始される時間を予測
し、予測値を作成する。
同期化制御回路１４は、この予測値をMSUパ
イプライン１を進行するアクセス要求情報を対応
づけ、予測値の時間に達したとき、キー記憶装置
２の更新処理の実行を示す同期情報を設定する。
イプライン１を進行するアクセス要求情報を対応
づけ、予測値の時間に達したとき、キー記憶装置
２の更新処理の実行を示す同期情報を設定する。
これにより、MSUパイプライン１中を進行す
る各アクセス要求ごとに、その対応する同期情報
から、キー記憶装置２における関連する更新処理
の実行を識別することが可能となり、アクセス源
への応答信号生成タイミングを容易に決定するこ
とができる。
る各アクセス要求ごとに、その対応する同期情報
から、キー記憶装置２における関連する更新処理
の実行を識別することが可能となり、アクセス源
への応答信号生成タイミングを容易に決定するこ
とができる。
第１図に示された本発明の原理的構成に基づく
１実施例を第３図に示す。
１実施例を第３図に示す。
第３図において、１はMSUパイプライン、１
２はキー記憶制御回路、１３は予測回路、１４は
同期化制御回路、１７は予測値テーブル、１８は
予測値レジスタ、１９はデコーダ、２０は同期情
報レジスタである。
２はキー記憶制御回路、１３は予測回路、１４は
同期化制御回路、１７は予測値テーブル、１８は
予測値レジスタ、１９はデコーダ、２０は同期情
報レジスタである。
同期化制御回路１４は、MSUパイプラインに
対応するパイプライン構成となつており、予測値
レジスタ１８が、パイプラインの各段を構成して
いる。デコーダ１９および同期情報レジスタ２０
はパイプラインの第２段から第11段までにのみ設
けられている（第11段ではデコーダは不要）。
対応するパイプライン構成となつており、予測値
レジスタ１８が、パイプラインの各段を構成して
いる。デコーダ１９および同期情報レジスタ２０
はパイプラインの第２段から第11段までにのみ設
けられている（第11段ではデコーダは不要）。
予測値テーブル１７は、第４図に例示されてい
るような論理構成をもち、第１図におけるバツフ
ア７ないし１０にあるアクセス要求の待ち数と、
キー記憶装置２の状態がビジーであるか空きかに
応じて、キー記憶装置２で処理可能となるまでの
待ち時間を予測値として与えるようになつている
（論理回路で構成できる）。
るような論理構成をもち、第１図におけるバツフ
ア７ないし１０にあるアクセス要求の待ち数と、
キー記憶装置２の状態がビジーであるか空きかに
応じて、キー記憶装置２で処理可能となるまでの
待ち時間を予測値として与えるようになつている
（論理回路で構成できる）。
予測回路１３は、アクセス要求があるごとに、
キー記憶制御回路１２から得たバツフアおよびキ
ー記憶装置の各状態に基づいて予測値テーブル１
７を参照し、該当する予測値を求めて同期化制御
回路１４へ入力する。
キー記憶制御回路１２から得たバツフアおよびキ
ー記憶装置の各状態に基づいて予測値テーブル１
７を参照し、該当する予測値を求めて同期化制御
回路１４へ入力する。
入力した各アクセス要求ごとの予測値は、
MSUパイプライン１でのアクセス要求のサイク
ル進行と同期して各段の予測値レジスタ１８を伝
播してゆき、それぞれの段の出力でデコーダ１９
に印加される。
MSUパイプライン１でのアクセス要求のサイク
ル進行と同期して各段の予測値レジスタ１８を伝
播してゆき、それぞれの段の出力でデコーダ１９
に印加される。
デコーダ１９は、第４図の予測値テーブルに基
づく予測値にしたがい、順次大きくなる予測値を
検出するように構成されている。たとえば、第２
段のデコーダは“0010”に応答し、第３段のデコ
ーダは“0011”に応答し、第10段のデコーダは
“1010”に応答する。
づく予測値にしたがい、順次大きくなる予測値を
検出するように構成されている。たとえば、第２
段のデコーダは“0010”に応答し、第３段のデコ
ーダは“0011”に応答し、第10段のデコーダは
“1010”に応答する。
各デコーダ１９の出力は、同じ段の同期情報レ
ジスタ２０へ入力される。
ジスタ２０へ入力される。
このような構成により、同期化制御回路に入力
されたあるアクセス要求に伴う予測値が各段の予
測値レジスタ１８中を進行し、その値に対応する
段に到達したとき、すなわち予測値が示すサイク
ル時間が経過したとき、該当する段のデコーダ１
９により検出され、同期情報レジスタ２０に設定
された同期情報は、以後、そのアクセス要求と対
応しながらパイプラインのサイクル進行にしたが
つて後段へ伝播してゆく。
されたあるアクセス要求に伴う予測値が各段の予
測値レジスタ１８中を進行し、その値に対応する
段に到達したとき、すなわち予測値が示すサイク
ル時間が経過したとき、該当する段のデコーダ１
９により検出され、同期情報レジスタ２０に設定
された同期情報は、以後、そのアクセス要求と対
応しながらパイプラインのサイクル進行にしたが
つて後段へ伝播してゆく。
本発明によれば、パイプラインよりも動作サイ
クル時間が短い他の任意の非同期装置の処理開始
時間を予測し、その予測値をパイプラインに対応
づけるという簡単な方法をとることにより、従来
方式のように処理速度を低下させることなく同期
化を図ることができ、処理装置の性能向上が可能
である。
クル時間が短い他の任意の非同期装置の処理開始
時間を予測し、その予測値をパイプラインに対応
づけるという簡単な方法をとることにより、従来
方式のように処理速度を低下させることなく同期
化を図ることができ、処理装置の性能向上が可能
である。
第１図は本発明の原理的構成図、第２図は第１
図中のキー記憶制御回路の制御動作例を示すタイ
ミング図、第３図は本発明の１実施例の構成図、
第４図は第３図における予測値テーブルの構成
図、第５図は本発明が対象とするパイプライン動
作の処理装置の従来例構成図である。 第１図中、１：MSUパイプライン、２：キー
記憶装置、７〜１０：バツフア、１２：キー記憶
制御回路、１３：予測回路、１４：同期化制御回
路。
図中のキー記憶制御回路の制御動作例を示すタイ
ミング図、第３図は本発明の１実施例の構成図、
第４図は第３図における予測値テーブルの構成
図、第５図は本発明が対象とするパイプライン動
作の処理装置の従来例構成図である。 第１図中、１：MSUパイプライン、２：キー
記憶装置、７〜１０：バツフア、１２：キー記憶
制御回路、１３：予測回路、１４：同期化制御回
路。
Claims (1)
- 【特許請求の範囲】 １ 比較的長い動作サイクル時間をもつメモリ装
置と、クロツクサイクル単位にメモリアクセスを
行うアクセス源と、メモリアクセスのために各ア
クセス要求ごとに制御する処理を行うパイプライ
ン１と、メモリアクセスに付随する他のアクセス
をパイプライン１とは非同期に行うメモリ装置よ
りも短い動作サイクル時間をもつ他の装置２とを
備えた処理装置において、 上記他の装置２に順次入力されるアクセス要求
の情報を一旦スタツクする複数のバツフア７〜１
０と、アクセス要求が入力された上記複数のバツ
フア７〜１０のスタツクされている先行アクセス
要求の情報および上記他の装置２の状態がビジー
か空きかにしたがつて、入力されたアクセス要求
が他の装置２において処理される時間を予測する
予測回路１３と、 上記予測回路１３が予測した時間から上記パイ
プライン１で処理中のメモリ装置の対応するアク
セスのステージを判断し、メモリ装置のアクセス
完了報告のタイミングに他の装置２の完了報告を
同時に行うように制御する同期化制御装置を設け
たことを特徴とするパイプライン同期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320387A JPS63191252A (ja) | 1987-02-03 | 1987-02-03 | パイプライン同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320387A JPS63191252A (ja) | 1987-02-03 | 1987-02-03 | パイプライン同期化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63191252A JPS63191252A (ja) | 1988-08-08 |
| JPH0533412B2 true JPH0533412B2 (ja) | 1993-05-19 |
Family
ID=12104109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320387A Granted JPS63191252A (ja) | 1987-02-03 | 1987-02-03 | パイプライン同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63191252A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079445A (ja) * | 1983-10-07 | 1985-05-07 | Nec Corp | 記憶制御装置 |
-
1987
- 1987-02-03 JP JP2320387A patent/JPS63191252A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63191252A (ja) | 1988-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |