JPS6142049A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システムに関し、具体的にはつぎの
ようなデータ処理システムに関する。すなわち、このシ
ステムは共通システム・バスを具備し、この共通システ
ム・パスが中央処理ユニットや１以上の他の処理ユニッ
トたとえば周辺装置制御プロセッサを主バスに接続する
。この主バスはと言えばインターリーブされている複数
の記憶ユニットに接続されている。

Ｂ、開示の概要 本発明に係るデータ処理システムでは、複数のデータ処
理ユニットが共通バスに接続され、第１および第２のイ
ンターリーブされた記憶ユニットがこの共通バスに接続
されている。また、タイミング装置により、一連の情報
転送間隔が設定されている。この発明の特徴は、少なく
とも１つのプロセッサ装置が記憶トランザクション（こ
の記憶トランザクションは完了するのに２以上のアドレ
ス転送間隔を必要とし、このためインターリーブにより
記憶トランザクションをパイプライン処理すると実益が
ある）を初期化するアドレス転送（共通バスを介して記
憶ユニットの１つに送られる）を選択的に開始するアド
レス転送装置と共通バスをモニタして個々の情報転送間
隔中でアドレスが共通バスを介して第１または第２の記
憶ユニットに転送されたかどうかを判定するモニタ装置
とを具備することである。また、アドレス転送装置は、
モニタ装置に応答して後続する次のアドレスを前記記憶
ユニットの１つに選択的に転送して記憶ユニット間を交
互にインターリーブするようになっている、 Ｃ９従来の技術 今日のマイクロプロセッサ技術をも含めてデータ処理技
術においては、ＣＰＬＩと、ディスク装置、表示装置ま
たは印刷装置のような種々のＩ１０装館に接続されてい
る種々の周辺プロセッサとに主記憶装置を接続する基本
Ｉ１０パスまたはチャネルで、パイプライン処理を採用
するというアイデアは公知である。このようなパイプラ
イン処理はＩ１０バス上でのトランザクションの並行処
理を含む、すなわち、種々のＩ１０装置、ユニットまた
は主記憶装置へ（から）の複数のデータ転送は基本Ｉ１
０バス上で並行処理されることがある。

換言すれば、Ｉ１０バスを単一のトランザクションにロ
ックしなくてもよく、第１のトランザクションを開始し
、それが完了する前に、Ｉ１０バスを必要とする第２、
第３の転送トランザクションを開始することができる。

このようなパイプライニングについての代表的な特許と
して、米国特許第３４４７１３５号、同第４１３０８８
５号、同第４２３２３６６号、同第４１２８８８．２号
、同第３９９７８９６号があるほか、論文として、”同
期しＳＳＤパケット交換メモリおよびＩ１０チャネ／ｌ
／　’　（５ｙｎｃｈｒｏｎｏｕｓ　Ｌ　Ｓ　Ｓ　Ｄ　
　ＰａｃｋｅｔＳｗｉｔｃｈｉｎｇ　Ｍｅｍｏｒｙ　ａ
ｎｄ　Ｉｌｏ　Ｃｈａｎｎｅｌ　’、　Ｔ、　Ｌ。

Ｊｅｒｅｍｉａｈ　ｅｔ　ａｌ　　（Ｉ　ＢＭ　　ＴＤ
Ｂ　　第２４巻第１０号、１９８２年３月））がある。

更に、データ処理システムの最大のパフォーマンスを得
るため、このような共通バスが、中央処理ユニットおよ
び種々の周辺処理ユニットを、複数のインタリープされ
た記憶ユニットすなわちバンクからなる記憶装置に接続
するのに使用されている。このようなシステムについて
は、１９７０年に発行された”コンピュータの設計−コ
ントロールデータ６６００　”　（”　Ｔｈｅ　Ｄｅｓ
ｉｇｎ　ｏｆ　ａＣｏｍｐｕｔｅｒ、ＩＴｈｅ　Ｃｏｎ
ｔｒｏｌ　Ｄａｔａ　６６００　”、Ｊ、Ｅ。

Ｔｈｏｒｎｔｏｎ％Ｓｃｏｔｔ１Ｆｏｒｅｓｍａｎ　ａ
ｎｄ　Ｃｏｍｐａｎｙ。

Ｇｌｅｎｖｉｅｗ、　　ｌ１ｌｉｎｏｉｓ、　ｌ　９７
０　）　　のテキストの４４〜５６頁に記載されている
。

インタリープされた記憶装置はパイプライン処理される
共通バスと相補的に動作する。一般に記憶動作はメモリ
をアドレス指定するプロセッサよりも低速であるから；
共通バスをパイプライン処理することにより、プロセッ
サは、基本記憶ユニットが処理できるよりも大きい速度
でメモリすなわち記憶装置にアドレスおよび他のコマン
ドを転送することができるようになる。このようなわけ
でインタリーブ記憶装置が開発されてきた。この装置で
はプロセッサから共通バスを介して記憶装置に送られる
アドレスは複数のインタリープされた記憶ユニットヲ順
次にアドレス指定する。このインタリーピングにより、
各記憶ユニットでは、当該記憶ユニットに対する任意の
アドレシングからつぎのアドレシングまでの間に、順次
インタリープされる記憶ユニット数に応じて、該記憶ユ
ニットへのアドレスの間に遅延（時間・余裕）が生じる
。その結果、プロセッサがアドレスを供給する速度と等
しい速度で記憶装置がアドレスを処理することができる
。

ところで、インタリープされた記憶装置のデータ処理性
能は向上したが、複数のプロセッサが従来の優先順位決
定方式に基づいてアクセスする共通バスを含むデータ処
理システムでは、共通バスのアクセスを１つのプロセッ
サから別のプロセッサに切替え、インタリープされた記
憶ユニットを順次アドレス指定する度に効率がいくらか
損失することが判った。プロセッサの各々は、共通バス
のアクセスを切換える場合、インタリープされた記憶ユ
ニットを最良の順序でアドレス指定することができるが
、最初にアクセスするプロセッサとアクセスが切換えら
れて次にアクセスするプロセッサとから供給されるアド
レスのシーケンスが遷移するため、インタリープされた
記憶ユニットをアドレス指定する順序に断絶が生じる傾
向がある。

１つのプロセッサから別のプロセッサへ共通バスのアク
セスを切換える頻度が高い場合、特に効率が低下する。

切換えを比較的頻繁に行なう場合、インタリープされた
記憶装置の最大アドレス指定速度は５０％も低下するこ
とがある。

Ｄ０発明が解決しようとする問題点 本発明は、複数プロセッサ間で共通バスのアクセスを高
い頻度で切換える場合でも、インタリープされた記憶ユ
ニットを共通バスから順次にアクセスする効率を最大に
するデータ処理システムを提供することである。

Ｅ０問題点を解決するための手段 本発明は、前述のように、共通バス、該バスに接続され
た複数の記憶ユニットおよび複数のプロセッサを有する
とともに、該プロセッサの各々が、複数の記憶ユニット
を順次にアドレス指定して、これらの記憶ユニットをイ
ンタリープする装置と、該プロセッサの１つから別のプ
ロセッサに、共通バスのアクセスを切換える優先順位決
定装置とを含むデータ処理システムにおいて、少なくと
も１つのプロセッサが、共通バスをモニタして切換え前
に最後にアドレス指定された記憶ユニットを識別して、
アドレス指定すべき次の記憶ユニットを選択し、中断を
生じないで、インタリープされた記憶ユニットヲ順次に
アドレス指定する動作を続行する。

本発明のデータ処理システムは、第１および第２の記憶
ユニット、これらの記憶ユニットに接続された共通バス
、共通バスに接続さｎた複数のプロセッサ、および連続
する情報転送間隔を設定するタイミング装置を含み、少
なくとも１つのプロセッサは、転送間隔中に選択的に記
憶ユニットの１つに、完了するのに２つ以上の転送間隔
を必要とする記憶トランザクションを開始スルア）’　
Ｌ／　ス転送１１ｒ開始するアドレス転送装置と、転送
間隔中に共通バスでアドレスが第１または第２の記憶ユ
ニットのどちらに転送されたかを判定するため共通バス
をモニタするモニタ装置とを含み、更に、前記アドレス
転送装置は、モニタ装置に応答して、前記記憶ユニット
の他の１つに次の後続するアドレスを選択的に転送する
装置も含む。

本発明の装置は、第１および第２の記憶ユニットへ連続
するアドレスを交互に転送する動作を開始するアドレス
転送装置を有する中央処理ユニット、ならびに共通バス
で第１または第２の記憶ユニットのどちらにアドレスが
転送されたがを判定するため共通バスをモニタするモニ
タ装置を有する他のプロセッサを含むデータ処理システ
ムにおいて特に有効である。従って、優先順位決定装置
が中央処理ユニットから共通バスにアクセスを切換える
場合、他のプロセッサは、インタリープされた記憶ユニ
ットに少なくとも１つのアドレスを、中央処理ユニット
から該記憶ユニットへの前の転送にほぼ同期して転送す
ることができる。

Ｆ、実施例（簗１図〜第４図） 第１図は本発明を実施するのに使用できる装置の概要を
示す。共通バスｌｏは、後ζ（詳細に説明するように、
中央処理ユニット（以下、ＣＰＵという）１０、および
、ブランチ１３を介して共通バス１０に接続された主記
憶装置１２によりアクセスされる。また、共通バスＩＯ
Ｈブランチ１８および１９を介してプロセッサ１６およ
び１７のコントローラ１４および１５に接続される。プ
ロセッサ１６および１７けそれぞれ、ディスプレイ２０
、キーボード２１またはＩ１０ターミナル２２のような
周辺装置に接続され、これらのＩ１０装置を制御する。

プロセッサ１６および１７は従来のどのＩ１０装置コン
トローラでもよい。プロセッサ１６．１７とＣＰ（Ｊｌ
ｌとの間では、共通バス１０を介してデータを相互に送
受できるが、特に本発明では、ＣＰｔＪｌｌと、インタ
リープされた主記憶装置１２との間、ならびに、プロセ
ッサ１６．１７と主記憶装置１２との間の情報転送が可
能にある。ＣＰＵＩＩは、バイブライニング動作を用い
るものであれば、従来のどのプロセッサでもよい。

共通バス１０で並行処理するトランザクションにクロッ
ク装置２３により同期される。クロック装置２３から線
２４に送られたクロックパレス（ＣＬＫ）は、線２６．
２７．２８および２９を介して、ＣＰＵＩＩ、記憶コン
トローラ２５、プロセッサ１６．１７のコントローラ１
４および１５にそれぞれ供給される。パイプライニング
は従来の方法、例えば前記米国特許第３４４７１３５号
に記載された方法で実行される。このようなバイプライ
ニングにより、ＣＰＵから、またはプロセッサ１６およ
び１７を介して周辺装置から主記憶装置へのトランザク
ション、および主記憶装置１２からＣＰＵまたは周辺袋
装置へのトランザクションは、共通バス１０で並行処理
することができる。

換言すれば、共通バス１０は単一のトランザクションに
ロックする必要はない。ＣＰＵＩＩま之はプロセッサ１
６．１７から共通バス１０１に介して主記憶装置１２の
トランザクションが開始されると、該トランザクション
が終了するまで、例えば読取りデータが主記憶装置から
戻るまで、共通バス１０はロックされない。要するに、
本発明は、ＣＰＵＩＩおよびプロセッサ１６．１７から
共通バス１０を介してインタリープされた記憶バンク１
．２の対からなる主記憶装置１２１に順次にアドレス指
定し、記憶バンク１．２をアドレス指定する効率を最大
化する。

本発明に従って、インタリープされた主情装置のアドレ
ス指定動作を説明する前に、装置全般の概要説明を行な
う。ＣＰＵまたはプロセッサ１６．１７からの情報を必
要とする主記憶装置１２のトランザクションは記憶コン
トローラ２５の制御により、それぞれのプロセッサから
共通バスｌＯおよびブランチ１３を介して行なわれる。

後述の優先順位決定方式により特定のプロセッサに共通
ノ（ス１０のアクセスが許可され、かつ情報ｐＥアドレ
スである場合、該アドレスは記憶コントローラ２５を介
してアドレスバッファ（バッファ３２）に送られる。バ
ッファ３２が使用中ではなく、アドレスを処理できる場
合、肯定応答信号（ＡＣＫ）が記憶コントローラ２５か
ら線３２に送られ、線３４．３５および３６を介して、
ＣＰＵＩＩおよびコントローラ１４．１５にそれぞれ供
給される。

アドレスは、後に詳細を説明するように、ノ（ソファ３
２から、記憶バンク１の記憶）（ソファ（〕（ツソファ
７）ｔたは記憶ノ（ンク２の記憶）（ソファ３８に交互
に送られる。

次に、共通バス１０のアクセスをＣＰＵＩＩとプロセッ
サ１６および１７の間で切換える場合に交互にアドレス
指定する順序を決める方法について説明する。ＣＰＵ・
１１およびプロセッサ１６．１７１′ｉ、クロック装置
２３により設定された転送間隔中に、バッファ３２のア
ドレス入力が共通）くス１０にアドレスを、ノ（ソファ
３７またに３８への転送を終了するのに必要な時間より
も早い速度で供給するので、２つのインタリープされた
記憶バンク１．２が必要である。すなわち、記憶バンク
１のバッファ３７への最初の転送が終了しつつある間に
、レジスタ３２から記憶バンク２のバッファ３８への次
の転送を開始することができ、以下同様に、バッファ３
７および３８に交互にアドレスが転送される。

アドレス転送、すなわちプロセッサからバッファ３２を
介して記憶バンク１または２への転送を終了するのに必
要な時間は、記憶読取りまたは書込みのトランザクショ
ンの一部分に過ぎない。例えば、データは、記憶装置に
書込む場合、該アドレスに後続するいくつかの間隔で、
転送元のＣＰｏｌｌまたはプロセッサ１６もしくは１７
から共通バス１０．ブランチ１３、記憶コニ／トローラ
１５、およびデータバッファ（バッファ３９　）　’に
介して転送される。他方、データ全記憶バンク１または
２から挽出す場合、データは、べのいくつかのサイクル
で、線４０および４１を介して読出されて出力バッファ
（バッファ４２）に送られ、更にバッファ４２から線４
３、記憶コントローラ２５、ブランチ１３および共通バ
ス１０を介して、要求元のＣＰｔＪｌ　１またはプロセ
ッサ１６もしく１ｄ１７にそれぞれ転送される。Ｉ１０
装置２０．２１および２２で使用されるデータは、主記
憶装置１２とプロセッサ１６，１７の間で送受される。

これらのＩ１０装置で使用するため、主記憶装置１２か
ら読出されるデータは入力バッファ（バッファ４４およ
び４５）にそれぞれ書込まるが、これらのＩ１０装置か
ら主記憶装置１２に書込まれるデータはプロセッサ１６
および１７の出力バッファ（バッファ４６および４７）
ＶＣそれぞれ書込まれる。

要するに、本発明は、アドレスを共通バス１０に転送す
るプロセッサ（１１，１６ｔ７’ｊＦｉ１７）とは無関
係に、共通バス１０からの連続アドレスで記憶バンク１
および２を交互にアドレス指定する部分が重要である。

従来の技術で説明したように、プロセッサはそれぞれ内
部に、記憶バンク１と記憶バンク２を交互にアドレス指
定する共通バス１０にアドレスのシーケンスを転送する
能力を有する。本発明により、共通バス１０のアクセス
をＣＰＵＩ　１またはプロセッサ１６もしくは１７の１
つから他のプロセッサに切換える場合に前記シーケンス
が維持される。

次に、第２図および第３図により、本発明従って設定さ
れた順序で交互に次のアドレス転送を制御するため共通
バス１０のモニタを含む動作を説明する。モニタラッチ
Ｍ１およびＭ２（第１図）は、共通バスで最後に転送さ
れたアドレスが記憶バンク１または記憶バンク２のどち
らに行ったかを判定するため共通バス１０をモニタする
。第２図に詳細に示すように、モニタラッチはコネクタ
４９を介して共通バス１０１ｒセンスする。共通バス１
０に送られたアドレスコマンドに記憶バンクを表わす１
つのビットを含壕せ、このビットは、アドレスを記憶バ
ンク１に転送する場合は１、アドレス金記憶バンク２に
転送する場合は０にセットする。このビットはアドレス
の下位ビットに置くと検査し易い。モニタラッチＭ１は
通常のモニタラッチで、クロック信号により、最後のア
ドレス転送をモニタし、次の転送先の記憶バンクを決定
するビットを、次のサイクルのクロック信号を得るまで
保管する。保管されたビットは標準的な１組の論理ゲー
トからなる奇偶制御ロジック５０の回路に供給され、第
３図の流れ図の動作を制御する。ＣＰＵＩＩ（第１図）
は共通バス１０を制御し、第４図のタイミング図に示す
ように、ｔＯ〜ｔ３のタイムサイクルで４つのアドレス
Ａ１〜Ａ４ｅ交互に記憶バンク１．２へ順次に転送し、
次いで、共通バス１０のアクセスはプロセッサ１７に切
換えられ、プロセッサ１７は共通バス１０を制御し、ｔ
４〜ｔ６のタイムサイクルで３つのアドレスＡ’　１〜
Ａ’　３　ｆｔ交互に記憶バンク１および２へ順次に転
送する。

第３図で、ＣＰＬＩＩＩから記憶装置に対してアドレス
転送要求が出されると、ステップ５１で、記憶装置をア
ドレス指定する要求があるかどうかを判定する。要求が
ある場合、ステップ５２で、ＣＰＵＩ　ＩＶｉ調停（ａ
ｒｂｉｔｒａｔｉｏｎ　）　ｆナワチハス使用の優先順
位の決定を行なう。調停は、ＣＰＵ１１およびプロセッ
サ１６．１７（第１図）の間で、共通バスｌＯのアクセ
スおよび制御を競合する場合、従来のどの方式のもので
もよい。従来の方式は前述のように多種多様である。本
発明では、所定の優先順位が決定され、プロセッサ１７
がプロセッサ１６よりも高く、プロセッサ１６はＣＰＵ
１ｌよりも高い優先順位を有する場合、比較的簡単なデ
ィジーチェーン方式を用いる。第３図のステップ５１で
バスが要求されない場合、プロセッサ１７のコントロー
ラ１５から出力線Ｐ１に高いレベルのパルスが出力され
、次いで、コントローラ１４から出力線Ｐ２に高いレベ
ルのパルスが出力される。それによって、ｃｐｕｔ　ｔ
が共通バス１０の要求またはアクセスを有する場合には
、優先順位はＣＰＬＩＩＩに譲られ、さもなければ、静
止した状態が続く。後続するある周期で、プロセッサ１
７または１６が共通バス１０１に要求した場合、コント
ローラ１５または１４は出力線Ｐ１またＨＦ２から高い
レベルのパルスを取去り、選、択されたプロセッサは共
通バス１０をアクセスする。プロセッサ１６または１７
からのアクセス要求がない場合、ＣＰｔＪｌｌへの高い
レベルのパルスはまだ出力線Ｐ２に残っている。これは
ステップ５１（第３図）の判定が“ノー”の場合である
。

要求がある場合、調停のステップ５２で、ＣＰＵ１１か
らバスの制御が優先順位の高いプロセッサに譲られるま
で、バスｔｉｃＰＵ１１に与えられる。

高い方の優先順位のプロセッサ、すなわち、プロセッサ
１６または１７のどちらがバスの制御を得るかは、ステ
ップ５３で判定される。もう１つのプロセッサが共通バ
ス１０の制御を取らない限り、ＣＰＵ１ｌは制御を保持
し、連続するアドレスを記憶バンク１および２（第１図
）に交互に送出する。これは第４図の連続する４つのタ
イムサイクルｔＯ〜ｔ３で示される。

各周期の最初の部分で、ＣＰＵＩ　１にバスアクセスを
許可する調停（ＡＲＢ）が行なわれ、連続アドレスがバ
ンク１および２に交互に送られる。

従って、ＣＰＵのアドレスＡＩＨｔＯでバンク１に、ア
ドレスＡ２はｔｌでバンク２に、アドレスＡ３ｆｌｔ２
でバンク１に、アドレスＡ４Ｈ１３でバンク２に転送さ
れる。次いで、タイムサイクルｔ４の開始で、調停がＣ
ＰＬＩからプロセッサに切換えられる。ステップ５３の
判定結果がイエスで、プロセッサ１７が共通バス１０に
アクセスするものとすると、ステップ５４で、プロセッ
サ１７のコントローラ１５の奇偶制御ロジック５０は、
最後のアドレスが偶数バンク、すなわちバンク２に行っ
たかどうかを判定する。この判定では、最後のタイムサ
イクルｔ３で、第２図に示すモニタラッチ（Ｍ２）にラ
ッチされているビットのステータスを調べる。このビッ
トはコネクタ５５を介して奇偶制御ロジック５０に送ら
れＺ。第４図のタイミング図は、最後のアドレスＡ４が
バンク２に転送されたことを表わすので、ステップ５７
で、コントローラ１５は記憶装置の使用可能なアドレス
の標準的な待ち行列から最下位ビットが奇数のアドレス
を選択し、記憶バンク１に転送する。

従って、第４図に示すようにタイムサイクルｔ４で、プ
ロセッサ１７のアドレスＡ′１ｆ′ｉバンク１に送られ
る。第２図で、このアドレスは奇偶制御ロジック５０の
バス駆動線５８に出力され、共通バス１０に転送される
。この時点で、プロセッサ１７は使用可能になり、次の
アドレスＡ’２をバンク２に出力する（第４図）。この
ように、バンク１および２に交互にアドレスを送るため
、ステップ５９（第３図）で、再びバスの調停を行ない
、奇偶制御ロジック５０からの信号を線６０、ＯＲゲー
ト６１を経てバス要求線６２に供給する。ステップ６３
で、既にプロセッサ１７がらバスが解放されていると判
定された場合、動作はステップ５９に戻り、再びバスの
調停が行なわれる。ステップ６３で、プロセッサ１７が
バスを保持していると判定された場合、動作はステップ
６５に進み、偶数値の最下位ビットを有するアドレスを
選択して前述のようにバンク２に転送スル。

ステップ６６で、前のアドレスはプロセッサ１７が記憶
装置へ転送すべき最後のアドレスであつたかどうかを判
定する。前のアドレスが最後のアドレスの場合、動作は
ステップ５１に戻る。プロセッサ１７から転送すべきア
ドレスがまだある場合、ステップ６７で、バスの調停が
更に行なわれる。ステップ６８で、プロセッサ１７がま
だバスをアクセスしている場合、動作はステップ５７に
戻り、ステップ５７〜６６を反復実行し、プロセッサ１
７が送るべきアドレスが無くなるまで、順次にアドレス
の対を交互にバンク１および２に送る。

ステップ５４で、ＣＰＵから、インタリープされた主記
憶装置１２への最後のアドレスがバンク１へのアドレス
であった場合、判定結果は“ノー″となり、ステップ７
７〜８８が実行される。ステップ７７〜８８は、出力さ
れる最初のアドレスが、バンク２への転送を指示する、
最下位ビットが偶数のアドレスである以外は、ステップ
５７〜６８の動作とほぼ同等である。

Ｇ１発明の効果 本発明により、共通バスから、インタリーブされた記憶
ユニットを順次にアクセスする効率を最大化することが
できる。

【図面の簡単な説明】

第１図は本発明を実施する装置の論理ブロック図、第２
図は共通バスのモニタ回路を示す詳細図、第３図は本発
明の実施に関する一般的な手順の流れ図、第４図は最初
はＣＰ（Ｊ動作中にバンク１．２へ交互に転送する場合
、次に共通バスのアクセスがプロセッサの１つに切換え
られ、インタリープされたバンク１．２に、連続するア
ドレスを交互に転送する場合のタイミング図である。 １０・・・・共通ハス、１１・・・・ＣＰｔＪ、１２・
・・・主記憶装置、１３・・・・ブランチ、１４．１５
・・・・コントローラ、１６．１７・・・・プロセッサ
、１Ｂ、１９・・・・ブランチ、２０・・・・ディスプ
レイ、２１・・・・キーボード、２２・・・・Ｉ１０ユ
ニット、２３・・・・クロック装置、２５・・・・記憶
コントローラ、３２．３７．３８．３９．４２．４４．
４５，４６．４７・・・・バッファ、５０・・・・奇偶
制御ロジック。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション

Claims (1)

1. 【特許請求の範囲】 アドレシングがインターリーブされた複数の記憶ユニッ
   トを共通バスを介して複数のプロセッサに接続したデー
   タ処理システムにおいて、 情報転送間隔中に前記共通バスを介した前記記憶ユニッ
   トの１つに対するアドレス転送を選択的に開始するアド
   レス転送装置と、 前記共通バスをモニタしてアドレスが前記情報転送間隔
   中に前記共通バスを介して前記記憶装置の１つに転送さ
   れたかどうかを判定するモニタ装置と、このモニタ装置
   に応答して次に後続するアドレスを前記記憶ユニットの
   他の１つに選択的に転送する装置とを有することを特徴
   とするデータ処理システム。