JPS6048785B2 - 主記憶制御方式 - Google Patents
主記憶制御方式Info
- Publication number
- JPS6048785B2 JPS6048785B2 JP56062243A JP6224381A JPS6048785B2 JP S6048785 B2 JPS6048785 B2 JP S6048785B2 JP 56062243 A JP56062243 A JP 56062243A JP 6224381 A JP6224381 A JP 6224381A JP S6048785 B2 JPS6048785 B2 JP S6048785B2
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- JP
- Japan
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- banks
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- Memory System (AREA)
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Description
【発明の詳細な説明】
本発明は、情報処理システムにおける主記憶制御方式
に関するものである。
に関するものである。
第１図は情報処理システムの概略ブロック図を示した
もので、主記憶装置（ＭＳ）１、主記憶制御装置（ＳＣ
）２およびデータ処理装置（ＤＰ）３で構成される。
もので、主記憶装置（ＭＳ）１、主記憶制御装置（ＳＣ
）２およびデータ処理装置（ＤＰ）３で構成される。
図中、ＭＳＩは０〜３の４バンクからなるとしているが
、このＭＳのバンク数に関係なく、一般にＭＳＩとＳＣ
２の間、及ひＳＣ２とＤＰ３の間のフエツチデータバス
のデータ幅は、１バンク分のデータを同時に転送できる
データ幅で構成されている。ＳＣ２は１マシン・サイク
ルに１回、ＭＳＩに対してフエツチ要求を送出する こ
とが可能であり、この１マシンサイクルに１バンク分の
データをフエツチする。一方、ＤＰ３はこのフエツチし
たデータを受取る場合、ランダムに１バンクずつフエツ
チデータを受取る機能はな く、予め定められた規則、
例えばバンク０、１、２、３の順に連続してデータを受
取る。 従来、第１図のような情報処理システムにおい
て、主記憶制御装置は、データ処理装置からブロック転
送要求（全バンクにまたがるデータの転送ｊ要求）を受
取ると、使用中でないバンクヘフエツチ要求を送出し、
主記憶装置からフエツチデータを受取ると、受取つた順
に該当バッファレジスタにセットし、全ブロックのデー
タを受取つた後、所定の規則に従つて１バンクのデータ
ずつ連続し５てデータ処理装置に転送していた。
、このＭＳのバンク数に関係なく、一般にＭＳＩとＳＣ
２の間、及ひＳＣ２とＤＰ３の間のフエツチデータバス
のデータ幅は、１バンク分のデータを同時に転送できる
データ幅で構成されている。ＳＣ２は１マシン・サイク
ルに１回、ＭＳＩに対してフエツチ要求を送出する こ
とが可能であり、この１マシンサイクルに１バンク分の
データをフエツチする。一方、ＤＰ３はこのフエツチし
たデータを受取る場合、ランダムに１バンクずつフエツ
チデータを受取る機能はな く、予め定められた規則、
例えばバンク０、１、２、３の順に連続してデータを受
取る。 従来、第１図のような情報処理システムにおい
て、主記憶制御装置は、データ処理装置からブロック転
送要求（全バンクにまたがるデータの転送ｊ要求）を受
取ると、使用中でないバンクヘフエツチ要求を送出し、
主記憶装置からフエツチデータを受取ると、受取つた順
に該当バッファレジスタにセットし、全ブロックのデー
タを受取つた後、所定の規則に従つて１バンクのデータ
ずつ連続し５てデータ処理装置に転送していた。
このように、従来方式では、主記憶装置に対するフエツ
チ要求の発行状態がどのような場合でも、主記憶制御装
置は一律にフエツチデータを処理しており、このため、
フエツチ要求の最悪の発行状態を考慮して処理時間を決
める必要があり、性能向上は望めなかつた。本発明の目
的は、主記憶装置に対するフエツチ ；要求の発行状態
により主記憶制御装置でのフエツチデータの処理時間を
可変として、情報処理システムの性能向上を図ることに
ある。
チ要求の発行状態がどのような場合でも、主記憶制御装
置は一律にフエツチデータを処理しており、このため、
フエツチ要求の最悪の発行状態を考慮して処理時間を決
める必要があり、性能向上は望めなかつた。本発明の目
的は、主記憶装置に対するフエツチ ；要求の発行状態
により主記憶制御装置でのフエツチデータの処理時間を
可変として、情報処理システムの性能向上を図ることに
ある。
上記の目的を達成するため、本発明では、主記憶制御装
置は、データ処理装置からブロック転送要求を受取ると
、主記憶装置の使用中でないバンクから順にフエツチ要
求を発行し、主記憶装置からのフエツチデータを受取つ
た順にバッファレジスタにセットしていくと共に、ブロ
ック転送データを構成する全てのバンクへのフエツチ要
求の発行を完了した時、所定の規則通りにフエツチ要求
が発行されたか否かを調べ、所定の規則通りに発行され
た場合は、ブロック転送データが全てバッファレジスタ
にセットされる前に、主記憶装置からのフエツチデータ
を受取つた順にデータ処理装置へ送出し、所定の規則通
りにフエツチ要求が発行されない場合のみ、ブロック転
送データが全てバッファレジスタにセットされた後、デ
ータ処理装置に対して所定の規則に従つて転送する。
置は、データ処理装置からブロック転送要求を受取ると
、主記憶装置の使用中でないバンクから順にフエツチ要
求を発行し、主記憶装置からのフエツチデータを受取つ
た順にバッファレジスタにセットしていくと共に、ブロ
ック転送データを構成する全てのバンクへのフエツチ要
求の発行を完了した時、所定の規則通りにフエツチ要求
が発行されたか否かを調べ、所定の規則通りに発行され
た場合は、ブロック転送データが全てバッファレジスタ
にセットされる前に、主記憶装置からのフエツチデータ
を受取つた順にデータ処理装置へ送出し、所定の規則通
りにフエツチ要求が発行されない場合のみ、ブロック転
送データが全てバッファレジスタにセットされた後、デ
ータ処理装置に対して所定の規則に従つて転送する。
以下、図示の実施例に従つて本発明の内容を詳．細に説
明する。第２図は本発明を実施した場合の主記憶制御装
置（ＳＣ）の構成例である。
明する。第２図は本発明を実施した場合の主記憶制御装
置（ＳＣ）の構成例である。
第１図に示したように、主記憶装置（ＭＳ）は０〜３の
４バンクで構成されているとする。ＳＣはＤＰからブロ
ック転送二要求を受取ると、１マシン・サイクルに１回
ずつ、ＭＳの使用中でないバンクから順にＭＳ起動信号
を発する。１１ｏ〜１１３はＭＳ起動信号をセットする
ラッチで、それぞれＭＳバンク０〜３と１対１に対応し
ている。
４バンクで構成されているとする。ＳＣはＤＰからブロ
ック転送二要求を受取ると、１マシン・サイクルに１回
ずつ、ＭＳの使用中でないバンクから順にＭＳ起動信号
を発する。１１ｏ〜１１３はＭＳ起動信号をセットする
ラッチで、それぞれＭＳバンク０〜３と１対１に対応し
ている。
ラッチ１１ｏ〜１１３の３出力ＥＸＯ〜ＥＸ３はそれぞ
れＭＳ起動信号線１２０〜１２３を通してバンク０〜３
へ送られる。同時に、バンクＯを起動する信号ＥＸＯは
３サイクルの遅延回路１３へ入力され、バンク１を起動
する信号ＥＸＩは２サイクルの遅延回路１４へ入力さ４
ｒれ、バンク２を起動する信号は１サイクルの遅延回路
１５へ入力される。遅延回路１３は、信号ＥＸＯを入力
して３サイクル後に出力する回路であり、同様に、遅延
回路１４は信号ＥＸＩを入力して２サイクル後に出力し
、遅延回路１５は信号ＥＸ２を入力して１サイクル後に
出力する回路である。遅延回路１３，１４，１５の出力
は信号ＥＸ３と共にアンドゲート１６に印加される。従
７つて、毎サイクル連続して、しかもバンク０，１，２
，３の順にＭＳ起動信号が送出されると、アンドゲート
１６の出力が論理゛’１’’となり、ラッチ１７が論理
’’１’’にセットされる。即ち、ラッチ１７は所定の
順序（この例ではバンク０，ク１，２，３の順序）で且
つ連続してＭＳが起動されたことを記憶するステータス
・ラッチである。バンク０，１，２，３のいずれにも起
動信号が送られると、信号線１８を経てタイマ回路１９
，２０にトリガ信号が印加される。タイマ回路１９月よ
、このトリガ信号により動作を開始し、その時点からみ
たＭＳのアクセスタイムより３サイクル減じた時間経過
後、出力を発する。即ち、タイマ回路１９は、バンク０
，１，２，３の順に各サイクル連続してＭＳ起動信号が
送出される場合、バ・ンク０に対するアクセスタイムに
相当する時間経過後、出力を発することになる。タイマ
回路２０も信号線１８のトリガ信号により動作を開始す
るが、タイマ回路１９よりも３サイクル遅れて出力を発
する。タイマ回路１９，２０の出力は、ステータス・ラ
ッチ１７の出力とアンドゲート２１，２２でそれぞれア
ンドがとられる。
れＭＳ起動信号線１２０〜１２３を通してバンク０〜３
へ送られる。同時に、バンクＯを起動する信号ＥＸＯは
３サイクルの遅延回路１３へ入力され、バンク１を起動
する信号ＥＸＩは２サイクルの遅延回路１４へ入力さ４
ｒれ、バンク２を起動する信号は１サイクルの遅延回路
１５へ入力される。遅延回路１３は、信号ＥＸＯを入力
して３サイクル後に出力する回路であり、同様に、遅延
回路１４は信号ＥＸＩを入力して２サイクル後に出力し
、遅延回路１５は信号ＥＸ２を入力して１サイクル後に
出力する回路である。遅延回路１３，１４，１５の出力
は信号ＥＸ３と共にアンドゲート１６に印加される。従
７つて、毎サイクル連続して、しかもバンク０，１，２
，３の順にＭＳ起動信号が送出されると、アンドゲート
１６の出力が論理゛’１’’となり、ラッチ１７が論理
’’１’’にセットされる。即ち、ラッチ１７は所定の
順序（この例ではバンク０，ク１，２，３の順序）で且
つ連続してＭＳが起動されたことを記憶するステータス
・ラッチである。バンク０，１，２，３のいずれにも起
動信号が送られると、信号線１８を経てタイマ回路１９
，２０にトリガ信号が印加される。タイマ回路１９月よ
、このトリガ信号により動作を開始し、その時点からみ
たＭＳのアクセスタイムより３サイクル減じた時間経過
後、出力を発する。即ち、タイマ回路１９は、バンク０
，１，２，３の順に各サイクル連続してＭＳ起動信号が
送出される場合、バ・ンク０に対するアクセスタイムに
相当する時間経過後、出力を発することになる。タイマ
回路２０も信号線１８のトリガ信号により動作を開始す
るが、タイマ回路１９よりも３サイクル遅れて出力を発
する。タイマ回路１９，２０の出力は、ステータス・ラ
ッチ１７の出力とアンドゲート２１，２２でそれぞれア
ンドがとられる。
こ）で、ステータス・ラッチ１７が論理’’１’’の時
、アンドゲート２１の出力が’゛１’’となり、ラッチ
１７が論理゛゛０’’の時、アンドゲート２２の出力が
’“１’’になる。アンドゲート２１，２２の出力はオ
アゲート２３を経てアンドゲート２４に入力され、アン
プゲート２４の出力がデータ転送があることをＤＰに知
らせるタグ信号となる。オアゲート２３の出力は、同時
にステージ回路２５にも入力される。ステージ回路２５
は、オアゲート２３の出力を入力後、１サイクルピッチ
で順次アンドゲート２９０〜２９。にトリガ信号を印加
する回路である。一方、ＳＣは例えばバンク０に起動信
号ＥＸＯを送出すると、該ＳＣからみたＭＳのアクセス
タイムに相当する時間経過後、ＭＳ−ＳＣフエツチデー
タバス２７からバンク０のデータを受取る。起動信号Ｅ
ＸＩ，ＥＸ２，ＥＸ３を送出した場合も同様でちり、そ
れぞれＭＳのアクセスタイムに相当する時間経過後、バ
ンク１，２，３のフエツチデータをバス２７から受取る
。このフエツチデータバス２７はバッファレジスタ２８
０〜２８３に共通接続されている。バッファレジスタ２
８０〜２８３はそれぞれＭＳバンク０〜３と１対１に対
応して．いる。ＭＳ起動信号をセットするラッチ１１．
〜１ｈの出力はそれぞれ遅延回路２６０〜２６３を通し
、バッファレジスタ２８０〜２８。にデータ・セット信
号として印加される。こゝで、遅延回路２６０〜２６３
の遅延時間は、ＳＣからみた−ＭＳのアクセスタイムに
相当している。従つて、バンク０〜３のデータをフエツ
チデータバス２７からそれぞれ受取るのに同期して、バ
ッファレジスタ２８０〜２８３にトリガがかゝるため、
バンクＯ〜３のフエツチデータはそれぞれバッファレジ
スタ２８０〜２８３の対応するレジスタにセットされる
。このバッファレジスタ２８０〜２８３にセットされた
データは、アンドゲート２９０〜２９３を通し、１サイ
クルピッチでバンク０，１，２，３のフエツチデータ順
に出力され、オアゲート３０よりＳＣ−ＤＰフエツチデ
ータバス３１に送り出される。上記第２図の構成におい
て、ＤＰからのブロック転送要求に対し、ＳＣは毎サイ
クル連続して、且つ、バンク０，１，２，３の順序でＭ
Ｓ起動信号ＥＸＯ，ＥＸＩ，ＥＸ２，ＥＸ３を送出した
とする。
、アンドゲート２１の出力が’゛１’’となり、ラッチ
１７が論理゛゛０’’の時、アンドゲート２２の出力が
’“１’’になる。アンドゲート２１，２２の出力はオ
アゲート２３を経てアンドゲート２４に入力され、アン
プゲート２４の出力がデータ転送があることをＤＰに知
らせるタグ信号となる。オアゲート２３の出力は、同時
にステージ回路２５にも入力される。ステージ回路２５
は、オアゲート２３の出力を入力後、１サイクルピッチ
で順次アンドゲート２９０〜２９。にトリガ信号を印加
する回路である。一方、ＳＣは例えばバンク０に起動信
号ＥＸＯを送出すると、該ＳＣからみたＭＳのアクセス
タイムに相当する時間経過後、ＭＳ−ＳＣフエツチデー
タバス２７からバンク０のデータを受取る。起動信号Ｅ
ＸＩ，ＥＸ２，ＥＸ３を送出した場合も同様でちり、そ
れぞれＭＳのアクセスタイムに相当する時間経過後、バ
ンク１，２，３のフエツチデータをバス２７から受取る
。このフエツチデータバス２７はバッファレジスタ２８
０〜２８３に共通接続されている。バッファレジスタ２
８０〜２８３はそれぞれＭＳバンク０〜３と１対１に対
応して．いる。ＭＳ起動信号をセットするラッチ１１．
〜１ｈの出力はそれぞれ遅延回路２６０〜２６３を通し
、バッファレジスタ２８０〜２８。にデータ・セット信
号として印加される。こゝで、遅延回路２６０〜２６３
の遅延時間は、ＳＣからみた−ＭＳのアクセスタイムに
相当している。従つて、バンク０〜３のデータをフエツ
チデータバス２７からそれぞれ受取るのに同期して、バ
ッファレジスタ２８０〜２８３にトリガがかゝるため、
バンクＯ〜３のフエツチデータはそれぞれバッファレジ
スタ２８０〜２８３の対応するレジスタにセットされる
。このバッファレジスタ２８０〜２８３にセットされた
データは、アンドゲート２９０〜２９３を通し、１サイ
クルピッチでバンク０，１，２，３のフエツチデータ順
に出力され、オアゲート３０よりＳＣ−ＤＰフエツチデ
ータバス３１に送り出される。上記第２図の構成におい
て、ＤＰからのブロック転送要求に対し、ＳＣは毎サイ
クル連続して、且つ、バンク０，１，２，３の順序でＭ
Ｓ起動信号ＥＸＯ，ＥＸＩ，ＥＸ２，ＥＸ３を送出した
とする。
この場合、ＭＳのアクセスタイムに相当する時間経過後
、ＳＣはバンク０，１，２，３からのフエツチデータを
順次ＭＳ−ＳＣフエツチデータバス２７から受取り、そ
れぞれバッファレジスタ２８０，２８，，２８２，２８
３にセットするが、これに同期してステージ回路２５は
１サイクルピッチで順次アンドゲート２９０，２９，，
２９２，２９３をオンとする。このため、バッファレジ
スタ２８０〜２８３にセットされたバンク０〜３のフエ
ツチデータは、セットされた順に、アンドゲート２９０
〜２９３、オアゲート３０を経由して直ちにＳＣ−ＤＰ
フエツチデータバス３１に送り出される。
、ＳＣはバンク０，１，２，３からのフエツチデータを
順次ＭＳ−ＳＣフエツチデータバス２７から受取り、そ
れぞれバッファレジスタ２８０，２８，，２８２，２８
３にセットするが、これに同期してステージ回路２５は
１サイクルピッチで順次アンドゲート２９０，２９，，
２９２，２９３をオンとする。このため、バッファレジ
スタ２８０〜２８３にセットされたバンク０〜３のフエ
ツチデータは、セットされた順に、アンドゲート２９０
〜２９３、オアゲート３０を経由して直ちにＳＣ−ＤＰ
フエツチデータバス３１に送り出される。
第３図Ａはこの場合のタイミングチャートを示したもの
である。次に、ＤＰからのブロック転送要求に対し、Ｓ
Ｃはバンク１，２，３の順にＭＳ起動信号ＥＸＩ，ＥＸ
２，ＥＸ３を連続して送出し、その後、数サイクル遅れ
てバンクｏに対するＭＳ起動信号ＥＸＯを送出したとす
る。
である。次に、ＤＰからのブロック転送要求に対し、Ｓ
Ｃはバンク１，２，３の順にＭＳ起動信号ＥＸＩ，ＥＸ
２，ＥＸ３を連続して送出し、その後、数サイクル遅れ
てバンクｏに対するＭＳ起動信号ＥＸＯを送出したとす
る。
この場合、ＳＣはバンク１，２，３，０の順に各フエツ
チデータをＭＳ−ＳＣフエツチデータバス２７から受取
り、それぞれバッファレジスタ２８１，２８２，２８３
，２８０にセットする。これらバッファレジスタ２８１
，２８２，２８３，２８０にフエツチデータが全てセッ
トされた後、ステージ回路２５は１サイクルピッチで順
次アンドゲート２９０，２９１，２９。，２９３をオン
とし、その結果、バンク０，１，２，３の順に、バッフ
ァレジスタ２８０，２８，，２８２，２８３のフエツチ
データがアンドゲート２９０〜２９。
チデータをＭＳ−ＳＣフエツチデータバス２７から受取
り、それぞれバッファレジスタ２８１，２８２，２８３
，２８０にセットする。これらバッファレジスタ２８１
，２８２，２８３，２８０にフエツチデータが全てセッ
トされた後、ステージ回路２５は１サイクルピッチで順
次アンドゲート２９０，２９１，２９。，２９３をオン
とし、その結果、バンク０，１，２，３の順に、バッフ
ァレジスタ２８０，２８，，２８２，２８３のフエツチ
データがアンドゲート２９０〜２９。
、オアゲート３０を経由してＳＣ−ＤＰフエツチデータ
バス３１に送り出される。第３図Ｂはこの場合のタイミ
ングチャートを示したものである。以上の説明から明ら
かな如く、本発明によれば、データ処理装置からのブロ
ック転送要求に対して、毎サイクル連続に、且つ所定の
規則通りに主記憶装置のバンクが起動された場合、主記
憶制御装置はデータ処理装置に対して従来よりも高速に
データを転送することが可能になる。
バス３１に送り出される。第３図Ｂはこの場合のタイミ
ングチャートを示したものである。以上の説明から明ら
かな如く、本発明によれば、データ処理装置からのブロ
ック転送要求に対して、毎サイクル連続に、且つ所定の
規則通りに主記憶装置のバンクが起動された場合、主記
憶制御装置はデータ処理装置に対して従来よりも高速に
データを転送することが可能になる。
第１図は情報処理システムの概略ブロック図、第２図は
本発明の一実施例のブロック図、第３図ＪＡおよびＢは
第２図の動作を説明するためのタイミング図である。 １ ・・・・・・主記憶装置、２・・・・・・主記憶制
御装置、３・・・・・・データ処理装置、１１ｏ 〜１
１ａ・・・・・・ＭＳ起動信号セットラッチ、１３，１
４，１５・・・・・・遅延ク回路、１７・・・・・・ス
テータス・ラッチ、１９，２口・・・・・・タイマ回路
、２５・・・・・・ステージ回路、２６０〜２６。
本発明の一実施例のブロック図、第３図ＪＡおよびＢは
第２図の動作を説明するためのタイミング図である。 １ ・・・・・・主記憶装置、２・・・・・・主記憶制
御装置、３・・・・・・データ処理装置、１１ｏ 〜１
１ａ・・・・・・ＭＳ起動信号セットラッチ、１３，１
４，１５・・・・・・遅延ク回路、１７・・・・・・ス
テータス・ラッチ、１９，２口・・・・・・タイマ回路
、２５・・・・・・ステージ回路、２６０〜２６。
Claims (1)
- １ データ処理装置、複数のバンクよりなる主記憶装置
、及び、主記憶装置とデータ処理装置の間のデータ転送
を制御する主記憶制御装置を具備してなる情報処理シス
テムにおいて、前記主記憶装置は、前記データ処理装置
から主記憶装置の複数のバンクにまたがるデータの転送
要求（ブロック転送要求）があつた場合、前記主記憶装
置の使用中でないバンクから順にフエツチ要求を発行し
、前記主記憶装置からのフエツチデータを受取つた順に
バッファレジスタにセットしていくと共に、ブロック転
送データを構成する全てのバンクへのフエツチ要求の発
行が完了した時、予め定められたバンク順にフエツチ要
求が発行されたか否かを判定し、予め定められた通りに
フエツチ要求が発行されている場合は、ブロック転送デ
ータが全て前記バッファレジスタにセットされる前に、
主記憶装置から受取つたフエツチデータを該受取つた順
に前記データ処理装置へ送出し、予め定められた通りに
フエツチ要求が発行されていない場合は、ブロック転送
データが全て前記バッファレジスタにセットされた後、
予め定められたバンク順に前記データ処理装置へ送出す
ることを特徴とする主記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062243A JPS6048785B2 (ja) | 1981-04-24 | 1981-04-24 | 主記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062243A JPS6048785B2 (ja) | 1981-04-24 | 1981-04-24 | 主記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176465A JPS57176465A (en) | 1982-10-29 |
| JPS6048785B2 true JPS6048785B2 (ja) | 1985-10-29 |
Family
ID=13194498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062243A Expired JPS6048785B2 (ja) | 1981-04-24 | 1981-04-24 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666476U (ja) * | 1993-03-08 | 1994-09-20 | 車体工業株式会社 | カーテンの電動開閉機構 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0610801B2 (ja) * | 1987-12-10 | 1994-02-09 | 富士通株式会社 | 主記憶アクセス制御装置 |
| JPH0199143A (ja) * | 1987-10-12 | 1989-04-18 | Fujitsu Ltd | 主記憶アクセス制御方法 |
| JPH01180663A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 主記憶アクセスデータ転送制御方式 |
| JP5720989B2 (ja) * | 2011-02-18 | 2015-05-20 | 富士ゼロックス株式会社 | データ処理装置 |
| JP2015215774A (ja) * | 2014-05-12 | 2015-12-03 | Tdk株式会社 | メモリコントローラ、メモリシステム及びメモリ制御方法 |
-
1981
- 1981-04-24 JP JP56062243A patent/JPS6048785B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666476U (ja) * | 1993-03-08 | 1994-09-20 | 車体工業株式会社 | カーテンの電動開閉機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176465A (en) | 1982-10-29 |
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