JPH05334179A - メモリ集積回路 - Google Patents
メモリ集積回路Info
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- JPH05334179A JPH05334179A JP4163905A JP16390592A JPH05334179A JP H05334179 A JPH05334179 A JP H05334179A JP 4163905 A JP4163905 A JP 4163905A JP 16390592 A JP16390592 A JP 16390592A JP H05334179 A JPH05334179 A JP H05334179A
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Abstract
(57)【要約】
【目的】 複数の異なるプロセッサを使用する処理装置
において、使用する各プロセッサに対応したデータ形式
に出力データを変換するビットの重み反転制御手段を具
備するメモリ集積回路を提供すること。 【構成】 データを記憶するメモリセルアレイ３と、ロ
ーアドレス値を入力する第１のアドレスバッファ１と、
この第１のアドレスバッファ１からのローアドレス値を
デコードするローデコーダ２と、カラムアドレス値を入
力する第２のアドレスバッファ８と、この第２のアドレ
スバッファ８からのカラムアドレス値をデコードするカ
ラムデコーダ６と、ローデコーダ２とカラムデコーダ６
からのアドレス値に従ってメモリセルアレイ３からデー
タの読み出しを行うセンススイッチ５と、重み反転信号
Ｓによりセンススイッチ５からのデータのビットの重み
反転を制御しデータバスに出力する出力データ重み反転
回路７とから構成される。
において、使用する各プロセッサに対応したデータ形式
に出力データを変換するビットの重み反転制御手段を具
備するメモリ集積回路を提供すること。 【構成】 データを記憶するメモリセルアレイ３と、ロ
ーアドレス値を入力する第１のアドレスバッファ１と、
この第１のアドレスバッファ１からのローアドレス値を
デコードするローデコーダ２と、カラムアドレス値を入
力する第２のアドレスバッファ８と、この第２のアドレ
スバッファ８からのカラムアドレス値をデコードするカ
ラムデコーダ６と、ローデコーダ２とカラムデコーダ６
からのアドレス値に従ってメモリセルアレイ３からデー
タの読み出しを行うセンススイッチ５と、重み反転信号
Ｓによりセンススイッチ５からのデータのビットの重み
反転を制御しデータバスに出力する出力データ重み反転
回路７とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ集積回路に係
り、とくに複数の異なるプロセッサを使用する処理装置
に好適なメモリ集積回路に関する。
り、とくに複数の異なるプロセッサを使用する処理装置
に好適なメモリ集積回路に関する。
【０００２】
【従来の技術】イメージ処理等で複数の異なるプロセッ
サを使用する場合、データ形式がプロセッサによってＬ
ＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
ファーストのものとＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉ
ｃａｎｔ Ｂｉｔ）ファーストのものがあり、データの
やりとりをする際に必要に応じてビットの重みを反転す
る必要がある。従来のメモリ集積回路においては、ビッ
トの重みを反転する場合には、図３に示されるようにメ
モリ集積回路１２の外部に重み反転信号Ｓに基づいて入
出力データの重みを反転させる重み反転回路１１が具備
されていた。 （１）データ書き込み時： ．重み反転回路１１は、方向制御信号ＤＩＲに基づき
データの出力方向をメモリ集積回路１２側にする。 ．また重み反転回路１１は、重み反転信号Ｓに基づき
データの重みを反転するかしないかを選択する。 ここで、重み反転信号Ｓが反転指示の場合は、重み反転
回路１１は、入力データＩ／Ｏ1〜Ｉ／Ｏ8を反転させメ
モリ集積回路１２に出力する。一方、重み反転信号Ｓが
非反転指示の場合は、重み反転回路１１は、入力データ
Ｉ／Ｏ1〜Ｉ／Ｏ8を反転させずにメモリ集積回路１２に
出力する。 ．メモリ集積回路１２は重み反転回路１１からの入力
データを書き込む。 （２）データ読み出し時： ．重み反転回路１１は、方向制御信号ＤＩＲに基づき
データの出力方向を外部データバス側にする。 ．また重み反転回路１１は、重み反転信号Ｓに基づき
データの重みを反転するかしないかを選択する。 ここで、重み反転信号Ｓが反転指示の場合は、重み反転
回路１１は、メモリ集積回路１２からの出力信号を反転
させデータＩ／Ｏ1〜Ｉ／Ｏ8として外部データバスに出
力する。一方、重み反転信号Ｓが非反転指示の場合は、
重み反転回路１１は、メモリ集積回路１２からの出力信
号を反転させずデータＩ／Ｏ1〜Ｉ／Ｏ8として外部デー
タバスに出力する。
サを使用する場合、データ形式がプロセッサによってＬ
ＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
ファーストのものとＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉ
ｃａｎｔ Ｂｉｔ）ファーストのものがあり、データの
やりとりをする際に必要に応じてビットの重みを反転す
る必要がある。従来のメモリ集積回路においては、ビッ
トの重みを反転する場合には、図３に示されるようにメ
モリ集積回路１２の外部に重み反転信号Ｓに基づいて入
出力データの重みを反転させる重み反転回路１１が具備
されていた。 （１）データ書き込み時： ．重み反転回路１１は、方向制御信号ＤＩＲに基づき
データの出力方向をメモリ集積回路１２側にする。 ．また重み反転回路１１は、重み反転信号Ｓに基づき
データの重みを反転するかしないかを選択する。 ここで、重み反転信号Ｓが反転指示の場合は、重み反転
回路１１は、入力データＩ／Ｏ1〜Ｉ／Ｏ8を反転させメ
モリ集積回路１２に出力する。一方、重み反転信号Ｓが
非反転指示の場合は、重み反転回路１１は、入力データ
Ｉ／Ｏ1〜Ｉ／Ｏ8を反転させずにメモリ集積回路１２に
出力する。 ．メモリ集積回路１２は重み反転回路１１からの入力
データを書き込む。 （２）データ読み出し時： ．重み反転回路１１は、方向制御信号ＤＩＲに基づき
データの出力方向を外部データバス側にする。 ．また重み反転回路１１は、重み反転信号Ｓに基づき
データの重みを反転するかしないかを選択する。 ここで、重み反転信号Ｓが反転指示の場合は、重み反転
回路１１は、メモリ集積回路１２からの出力信号を反転
させデータＩ／Ｏ1〜Ｉ／Ｏ8として外部データバスに出
力する。一方、重み反転信号Ｓが非反転指示の場合は、
重み反転回路１１は、メモリ集積回路１２からの出力信
号を反転させずデータＩ／Ｏ1〜Ｉ／Ｏ8として外部デー
タバスに出力する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、ビットの重み反転制御用の重み反転回
路を外付けとしているために、回路が複雑になるととも
に部品点数が多く、省電力化や小型化が困難であるとい
う不都合があった。
来例においては、ビットの重み反転制御用の重み反転回
路を外付けとしているために、回路が複雑になるととも
に部品点数が多く、省電力化や小型化が困難であるとい
う不都合があった。
【０００４】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに複数の異なるプロセッサを使用
する処理装置において、使用する各プロセッサに対応し
たデータ形式に出力データを変換するビットの重み反転
制御手段を具備するメモリ集積回路を提供することにあ
る。
不都合を改善し、とくに複数の異なるプロセッサを使用
する処理装置において、使用する各プロセッサに対応し
たデータ形式に出力データを変換するビットの重み反転
制御手段を具備するメモリ集積回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】そこで、本発明では、デ
ータを記憶するメモリセルアレイと、ローアドレス値を
入力する第１のアドレスバッファと、この第１のアドレ
スバッファからのローアドレス値をデコードするローデ
コーダと、カラムアドレス値を入力する第２のアドレス
バッファと、この第２のアドレスバッファからのカラム
アドレス値をデコードするカラムデコーダと、ローデコ
ーダとカラムデコーダからのアドレス値に従ってメモリ
セルアレイからデータの読み出しを行うセンススイッチ
とを備えている。そして、外部から入力される重み反転
信号によりセンススイッチからのデータのビットの重み
反転を制御しデータバスに出力する出力データ重み反転
回路とを具備するという構成を採っている。これによっ
て前述した目的を達成しようとするものである。
ータを記憶するメモリセルアレイと、ローアドレス値を
入力する第１のアドレスバッファと、この第１のアドレ
スバッファからのローアドレス値をデコードするローデ
コーダと、カラムアドレス値を入力する第２のアドレス
バッファと、この第２のアドレスバッファからのカラム
アドレス値をデコードするカラムデコーダと、ローデコ
ーダとカラムデコーダからのアドレス値に従ってメモリ
セルアレイからデータの読み出しを行うセンススイッチ
とを備えている。そして、外部から入力される重み反転
信号によりセンススイッチからのデータのビットの重み
反転を制御しデータバスに出力する出力データ重み反転
回路とを具備するという構成を採っている。これによっ
て前述した目的を達成しようとするものである。
【０００６】
【作用】読み出しアドレス値のうちローアドレス値は第
１のアドレスバッファに入力され、カラムアドレス値を
第２のアドレスバッファに入力される。ＣＳ（Ｃｈｉｐ
Ｓｅｌｅｃｔ：チップ選択信号）とＯＥ（Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ：読み出し信号）が「ローレベル」に
なると、第１のアドレスバッファに格納されたローアド
レス値は、ローデコーダに送られデコードされ、一方第
２のアドレスバッファに格納されたカラムアドレス値
は、カラムデコーダに送られデコードされる。センスス
イッチは、ローデコーダとカラムデコーダからの読み出
しアドレス値によりメモリセルアレイの中の読み出すべ
きメモリセルを選択し、当該メモリセルからデータを読
み出す。このメモリセルアレイから読み出されたデータ
はセンススイッチを介して出力データ重み反転回路に出
力される。出力データ重み反転回路は、重み反転信号が
反転指示であれば、センススイッチからのデータの重み
を反転し、データバスに出力する。一方、重み反転信号
が非反転指示であれば、出力データ重み反転回路はセン
ススイッチからのデータの重みを反転せずそのままデー
タバスに出力する。
１のアドレスバッファに入力され、カラムアドレス値を
第２のアドレスバッファに入力される。ＣＳ（Ｃｈｉｐ
Ｓｅｌｅｃｔ：チップ選択信号）とＯＥ（Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ：読み出し信号）が「ローレベル」に
なると、第１のアドレスバッファに格納されたローアド
レス値は、ローデコーダに送られデコードされ、一方第
２のアドレスバッファに格納されたカラムアドレス値
は、カラムデコーダに送られデコードされる。センスス
イッチは、ローデコーダとカラムデコーダからの読み出
しアドレス値によりメモリセルアレイの中の読み出すべ
きメモリセルを選択し、当該メモリセルからデータを読
み出す。このメモリセルアレイから読み出されたデータ
はセンススイッチを介して出力データ重み反転回路に出
力される。出力データ重み反転回路は、重み反転信号が
反転指示であれば、センススイッチからのデータの重み
を反転し、データバスに出力する。一方、重み反転信号
が非反転指示であれば、出力データ重み反転回路はセン
ススイッチからのデータの重みを反転せずそのままデー
タバスに出力する。
【０００７】
【発明の実施例】以下、本発明の一実施例を図１ないし
図２に基づいて説明する。第１の実施例は、図１に示さ
れるように、データを記憶するメモリセルアレイ３と、
ローアドレス値ＡRを入力する第１のアドレスバッファ
１と、第１のアドレスバッファ１からのローアドレス値
ＡRをデコードするローデコーダ２と、カラムアドレス
値ＡCを入力する第２のアドレスバッファ８と、第２の
アドレスバッファ８からのカラムアドレス値ＡCをデコ
ードするカラムデコーダ６と、入出力データバスＩ／Ｏ
1〜Ｉ／Ｏ8上のデータを入力する入力データコントロー
ル４と、ローデコーダ２とカラムデコーダ６からのアド
レス値に従って入力データコントロール４からの入力デ
ータをメモリセルアレイ３に格納するとともに、メモリ
セルアレイ３からデータの読み出しを行うセンススイッ
チ５と、重み反転信号Ｓによりセンススイッチ５からの
データのビットの重み反転を制御し入出力データバスＩ
／Ｏ1〜Ｉ／Ｏ8に出力する出力データ重み反転回路７と
から構成される。ここで、第１のアドレスバッファ１
は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
が「ローレベル」になるとアドレスバス上のローアドレ
ス値ＡRを取り込む。入力データコントロール４は、Ｃ
Ｓ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）とＷＥ
（Ｗｒｉｇｈｔ Ｅｎａｂｌｅ：書き込み信号）がとも
に、「ローレベル」になると入出力データバスＩ／Ｏ1
〜Ｉ／Ｏ8上のデータを取り込む。出力データ重み反転
回路７は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択
信号）とＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ：読み出し
信号）がともに「ローレベル」で、かつＷＥ（Ｗｒｉｇ
ｈｔ Ｅｎａｂｌｅ：書き込み信号）が「ハイレベル」
になると動作する。次に、本実施例の動作について説明
する。 （１）データ書き込み時： ．書き込みアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。書き込みアドレス
値のうちカラムアドレス値ＡCを第２のアドレスバッフ
ァ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＷＥ（ＷｒｉｇｈｔＥｎａｂｌｅ：書き込み信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．入力データコントロール４は、入出力データバスＩ
／Ｏ1〜Ｉ／Ｏ8上のデータ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，
ｇ，ｈ］を取り込み、センススイッチ５に出力する。 ．センススイッチ５は、入力データコントロール４か
らの入力データ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］
を、ローデコーダ２とカラムデコーダ６からの書き込み
アドレス値に従いメモリセルアレイ３の当該アドレス位
置のメモリセルに書き込む。 （２）データの読み出し時： ．読み出しアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。 読み出しアドレス値のうちカラムアドレス値ＡCを第２
のアドレスバッファ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ：読み出し信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．センススイッチ５は、ローデコーダ２とカラムデコ
ーダ６からの読み出しアドレス値によりメモリセルアレ
イ３の中の読み出すべきメモリセルを選択し、当該メモ
リセルから８ビットのデータ［ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈ］を読み出す。 ．メモリセルアレイ３から読み出されたデータ［ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］は、センススイッチ５を
介して出力データ重み反転回路７に出力される。 ．出力データ重み反転回路７は、重み反転信号Ｓが反
転指示であれば、センススイッチ５からのデータ［ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］の重みを反転し、［ｈ，
ｇ，ｆ，ｅ，ｄ，ｃ，ｂ，ａ］というデータに変換して
データバスＩ／Ｏ1〜Ｉ／Ｏ8にそれぞれ出力する。 一方、重み反転信号Ｓが非反転指示であれば、出力デー
タ重み反転回路７はセンススイッチ５からのデータ
［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］の重みを反転せ
ず、そのままデータバスＩ／Ｏ1〜Ｉ／Ｏ8にそれぞれ出
力する。第２の実施例は、図２に示されるように、デー
タを記憶するメモリセルアレイ３と、ローアドレス値Ａ
Rを入力する第１のアドレスバッファ１と、第１のアド
レスバッファ１からのローアドレス値ＡRをデコードす
るローデコーダ２と、カラムアドレス値ＡCを入力する
第２のアドレスバッファ８と、第２のアドレスバッファ
８からのカラムアドレス値ＡCをデコードするカラムデ
コーダ６と、入出力データバスＩ／Ｏ1〜Ｉ／Ｏ8上のデ
ータを入力する入力データコントロール４と、ローデコ
ーダ２とカラムデコーダ６からのアドレス値に従って入
力データコントロール４からのデータをメモリセルアレ
イ３に格納するとともにメモリセルアレイ３からデータ
の読み出しを行うセンススイッチ５と、重み反転信号Ｓ
と分割信号Ｗによりセンススイッチ５からのデータのビ
ットの重み反転を制御し入出力データバスＩ／Ｏ1〜Ｉ
／Ｏ8に出力する出力データ分割・重み反転回路１０と
から構成される。ここで、第１のアドレスバッファ１
は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
が「ローレベル」になるとアドレスバス上のローアドレ
ス値ＡRを取り込む。入力データコントロール４は、Ｃ
Ｓ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）とＷＥ
（Ｗｒｉｇｈｔ Ｅｎａｂｌｅ：書き込み信号）がとも
に、「ローレベル」になると入出力データバスＩ／Ｏ1
〜Ｉ／Ｏ8上のデータを取り込む。出力データ分割・重
み反転回路１０は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チ
ップ選択信号）とＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ：
読み出し信号）がともに「ローレベル」で、かつＷＥ
（Ｗｒｉｇｈｔ Ｅｎａｂｌｅ：書き込み信号）が「ハ
イレベル」になると動作する。次に、本実施例の動作に
ついて説明する。 （１）データ書き込み時： ．書き込みアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。書き込みアドレス
値のうちカラムアドレス値ＡCを第２のアドレスバッフ
ァ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＷＥ（ＷｒｉｇｈｔＥｎａｂｌｅ：書き込み信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．入力データコントロール４は、入出力データバスＩ
／Ｏ1〜Ｉ／Ｏ8上のデータ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，
ｇ，ｈ］を取り込み、センススイッチ５に出力する。 ．センススイッチ５は、入力データコントロール４か
らの入力データ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］
を、ローデコーダ２とカラムデコーダ６からの書き込み
アドレス値に従いメモリセルアレイ３の当該アドレス位
置のメモリセルに書き込む。 （２）データの読み出し時： ．読み出しアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。読み出しアドレス
値のうちカラムアドレス値ＡCを第２のアドレスバッフ
ァ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ：読み出し信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．センススイッチ５は、ローデコーダ２とカラムデコ
ーダ６からの読み出しアドレス値によりメモリセルアレ
イ３の中の読み出すべきメモリセルを選択し、当該メモ
リセルから８ビットのデータ［ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈ］を読み出す。 ．メモリセルアレイ３から読み出されたデータ［ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］はセンススイッチ５を介
して出力データ分割・重み反転回路１０に出力される。 ．出力データ分割・重み反転回路１０は、重み反転信
号Ｓが非反転に選択されていれば、データの重みを反転
せず、センススイッチ５からのデータ［ａ，ｂ，ｃ，
ｄ，ｅ，ｆ，ｇ，ｈ］をそのままデータバスＩ／Ｏ1〜
Ｉ／Ｏ8にそれぞれ出力する。 また、重み反転信号Ｓが反転に選択されており、かつ分
割信号Ｗが分割に選択されていれば、出力データ分割・
重み反転回路１０はセンススイッチ５からのデータ
［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］を４ビットずつに
分割して重みを反転し、［ｄ，ｃ，ｂ，ａ，ｈ，ｇ，
ｆ，ｅ］というデータに変換してデータバスＩ／Ｏ1〜
Ｉ／Ｏ8にそれぞれ出力する。あるいは重み反転信号Ｓ
が反転に選択されており、かつ分割信号Ｗが非分割に選
択されていれば、出力データ分割・重み反転回路１０は
センススイッチ５からのデータ［ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈ］を分割せずに重みを反転し、［ｈ，ｇ，
ｆ，ｅ，ｄ，ｃ，ｂ，ａ］というデータに変換してデー
タバスＩ／Ｏ1〜Ｉ／Ｏ8にそれぞれ出力する。
図２に基づいて説明する。第１の実施例は、図１に示さ
れるように、データを記憶するメモリセルアレイ３と、
ローアドレス値ＡRを入力する第１のアドレスバッファ
１と、第１のアドレスバッファ１からのローアドレス値
ＡRをデコードするローデコーダ２と、カラムアドレス
値ＡCを入力する第２のアドレスバッファ８と、第２の
アドレスバッファ８からのカラムアドレス値ＡCをデコ
ードするカラムデコーダ６と、入出力データバスＩ／Ｏ
1〜Ｉ／Ｏ8上のデータを入力する入力データコントロー
ル４と、ローデコーダ２とカラムデコーダ６からのアド
レス値に従って入力データコントロール４からの入力デ
ータをメモリセルアレイ３に格納するとともに、メモリ
セルアレイ３からデータの読み出しを行うセンススイッ
チ５と、重み反転信号Ｓによりセンススイッチ５からの
データのビットの重み反転を制御し入出力データバスＩ
／Ｏ1〜Ｉ／Ｏ8に出力する出力データ重み反転回路７と
から構成される。ここで、第１のアドレスバッファ１
は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
が「ローレベル」になるとアドレスバス上のローアドレ
ス値ＡRを取り込む。入力データコントロール４は、Ｃ
Ｓ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）とＷＥ
（Ｗｒｉｇｈｔ Ｅｎａｂｌｅ：書き込み信号）がとも
に、「ローレベル」になると入出力データバスＩ／Ｏ1
〜Ｉ／Ｏ8上のデータを取り込む。出力データ重み反転
回路７は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択
信号）とＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ：読み出し
信号）がともに「ローレベル」で、かつＷＥ（Ｗｒｉｇ
ｈｔ Ｅｎａｂｌｅ：書き込み信号）が「ハイレベル」
になると動作する。次に、本実施例の動作について説明
する。 （１）データ書き込み時： ．書き込みアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。書き込みアドレス
値のうちカラムアドレス値ＡCを第２のアドレスバッフ
ァ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＷＥ（ＷｒｉｇｈｔＥｎａｂｌｅ：書き込み信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．入力データコントロール４は、入出力データバスＩ
／Ｏ1〜Ｉ／Ｏ8上のデータ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，
ｇ，ｈ］を取り込み、センススイッチ５に出力する。 ．センススイッチ５は、入力データコントロール４か
らの入力データ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］
を、ローデコーダ２とカラムデコーダ６からの書き込み
アドレス値に従いメモリセルアレイ３の当該アドレス位
置のメモリセルに書き込む。 （２）データの読み出し時： ．読み出しアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。 読み出しアドレス値のうちカラムアドレス値ＡCを第２
のアドレスバッファ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ：読み出し信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．センススイッチ５は、ローデコーダ２とカラムデコ
ーダ６からの読み出しアドレス値によりメモリセルアレ
イ３の中の読み出すべきメモリセルを選択し、当該メモ
リセルから８ビットのデータ［ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈ］を読み出す。 ．メモリセルアレイ３から読み出されたデータ［ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］は、センススイッチ５を
介して出力データ重み反転回路７に出力される。 ．出力データ重み反転回路７は、重み反転信号Ｓが反
転指示であれば、センススイッチ５からのデータ［ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］の重みを反転し、［ｈ，
ｇ，ｆ，ｅ，ｄ，ｃ，ｂ，ａ］というデータに変換して
データバスＩ／Ｏ1〜Ｉ／Ｏ8にそれぞれ出力する。 一方、重み反転信号Ｓが非反転指示であれば、出力デー
タ重み反転回路７はセンススイッチ５からのデータ
［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］の重みを反転せ
ず、そのままデータバスＩ／Ｏ1〜Ｉ／Ｏ8にそれぞれ出
力する。第２の実施例は、図２に示されるように、デー
タを記憶するメモリセルアレイ３と、ローアドレス値Ａ
Rを入力する第１のアドレスバッファ１と、第１のアド
レスバッファ１からのローアドレス値ＡRをデコードす
るローデコーダ２と、カラムアドレス値ＡCを入力する
第２のアドレスバッファ８と、第２のアドレスバッファ
８からのカラムアドレス値ＡCをデコードするカラムデ
コーダ６と、入出力データバスＩ／Ｏ1〜Ｉ／Ｏ8上のデ
ータを入力する入力データコントロール４と、ローデコ
ーダ２とカラムデコーダ６からのアドレス値に従って入
力データコントロール４からのデータをメモリセルアレ
イ３に格納するとともにメモリセルアレイ３からデータ
の読み出しを行うセンススイッチ５と、重み反転信号Ｓ
と分割信号Ｗによりセンススイッチ５からのデータのビ
ットの重み反転を制御し入出力データバスＩ／Ｏ1〜Ｉ
／Ｏ8に出力する出力データ分割・重み反転回路１０と
から構成される。ここで、第１のアドレスバッファ１
は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
が「ローレベル」になるとアドレスバス上のローアドレ
ス値ＡRを取り込む。入力データコントロール４は、Ｃ
Ｓ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）とＷＥ
（Ｗｒｉｇｈｔ Ｅｎａｂｌｅ：書き込み信号）がとも
に、「ローレベル」になると入出力データバスＩ／Ｏ1
〜Ｉ／Ｏ8上のデータを取り込む。出力データ分割・重
み反転回路１０は、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チ
ップ選択信号）とＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ：
読み出し信号）がともに「ローレベル」で、かつＷＥ
（Ｗｒｉｇｈｔ Ｅｎａｂｌｅ：書き込み信号）が「ハ
イレベル」になると動作する。次に、本実施例の動作に
ついて説明する。 （１）データ書き込み時： ．書き込みアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。書き込みアドレス
値のうちカラムアドレス値ＡCを第２のアドレスバッフ
ァ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＷＥ（ＷｒｉｇｈｔＥｎａｂｌｅ：書き込み信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．入力データコントロール４は、入出力データバスＩ
／Ｏ1〜Ｉ／Ｏ8上のデータ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，
ｇ，ｈ］を取り込み、センススイッチ５に出力する。 ．センススイッチ５は、入力データコントロール４か
らの入力データ［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］
を、ローデコーダ２とカラムデコーダ６からの書き込み
アドレス値に従いメモリセルアレイ３の当該アドレス位
置のメモリセルに書き込む。 （２）データの読み出し時： ．読み出しアドレス値のうちローアドレス値ＡRを第
１のアドレスバッファ１に入力する。読み出しアドレス
値のうちカラムアドレス値ＡCを第２のアドレスバッフ
ァ８に入力する。 ．ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ：チップ選択信号）
とＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ：読み出し信号）を
「ローレベル」にする。 ．第１のアドレスバッファ１に格納されたローアドレ
ス値ＡRは、ローデコーダ２に送られデコードされる。
第２のアドレスバッファ８に格納されたカラムアドレス
値ＡCは、カラムデコーダ６に送られデコードされる。 ．センススイッチ５は、ローデコーダ２とカラムデコ
ーダ６からの読み出しアドレス値によりメモリセルアレ
イ３の中の読み出すべきメモリセルを選択し、当該メモ
リセルから８ビットのデータ［ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈ］を読み出す。 ．メモリセルアレイ３から読み出されたデータ［ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］はセンススイッチ５を介
して出力データ分割・重み反転回路１０に出力される。 ．出力データ分割・重み反転回路１０は、重み反転信
号Ｓが非反転に選択されていれば、データの重みを反転
せず、センススイッチ５からのデータ［ａ，ｂ，ｃ，
ｄ，ｅ，ｆ，ｇ，ｈ］をそのままデータバスＩ／Ｏ1〜
Ｉ／Ｏ8にそれぞれ出力する。 また、重み反転信号Ｓが反転に選択されており、かつ分
割信号Ｗが分割に選択されていれば、出力データ分割・
重み反転回路１０はセンススイッチ５からのデータ
［ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ］を４ビットずつに
分割して重みを反転し、［ｄ，ｃ，ｂ，ａ，ｈ，ｇ，
ｆ，ｅ］というデータに変換してデータバスＩ／Ｏ1〜
Ｉ／Ｏ8にそれぞれ出力する。あるいは重み反転信号Ｓ
が反転に選択されており、かつ分割信号Ｗが非分割に選
択されていれば、出力データ分割・重み反転回路１０は
センススイッチ５からのデータ［ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈ］を分割せずに重みを反転し、［ｈ，ｇ，
ｆ，ｅ，ｄ，ｃ，ｂ，ａ］というデータに変換してデー
タバスＩ／Ｏ1〜Ｉ／Ｏ8にそれぞれ出力する。
【０００８】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、複数の異なるプロセッサを使用す
る処理装置において、使用する各プロセッサに対応した
データ形式に出力データを変換するためのビットの重み
反転制御用の重み反転回路を外付けすることなく出力デ
ータのビットの重みを反転制御することができ、これが
ため、回路構成が簡単になり、部品点数を減らすことが
できるとともに、装置の小型化、信頼性および経済性の
向上を図ることができるという従来にない優れたメモリ
集積回路を提供することができる。
ので、これによると、複数の異なるプロセッサを使用す
る処理装置において、使用する各プロセッサに対応した
データ形式に出力データを変換するためのビットの重み
反転制御用の重み反転回路を外付けすることなく出力デ
ータのビットの重みを反転制御することができ、これが
ため、回路構成が簡単になり、部品点数を減らすことが
できるとともに、装置の小型化、信頼性および経済性の
向上を図ることができるという従来にない優れたメモリ
集積回路を提供することができる。
【図１】本発明の第１の実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
【図３】従来例を示す構成図である。
１ 第１のアドレスバッファ ２ ローデコーダ ３ メモリセルアレイ ４ 入力データコントロール ５ センススイッチ ６ カラムデコーダ ７ 出力データ重み反転回路 ８ 第２のアドレスバッファ ９ 出力データ分割・重み反転回路 Ｓ 重み反転信号 Ｗ 分割信号
Claims (2)
- 【請求項１】 データを記憶するメモリセルアレイと、
ローアドレス値を入力する第１のアドレスバッファと、
この第１のアドレスバッファからのローアドレス値をデ
コードするローデコーダと、カラムアドレス値を入力す
る第２のアドレスバッファと、この第２のアドレスバッ
ファからのカラムアドレス値をデコードするカラムデコ
ーダと、前記ローデコーダと前記カラムデコーダからの
アドレス値に従って前記メモリセルアレイからデータの
読み出しを行うセンススイッチとを備え、外部から入力
される重み反転信号により前記センススイッチからのデ
ータのビットの重み反転を制御しデータバスに出力する
出力データ重み反転回路を装備したことを特徴とするメ
モリ集積回路。 - 【請求項２】 データを記憶するメモリセルアレイと、
ローアドレス値を入力する第１のアドレスバッファと、
この第１のアドレスバッファからのローアドレス値をデ
コードするローデコーダと、カラムアドレス値を入力す
る第２のアドレスバッファと、この第２のアドレスバッ
ファからのカラムアドレス値をデコードするカラムデコ
ーダと、前記ローデコーダと前記カラムデコーダからの
アドレス値に従って前記メモリセルアレイからデータの
読み出しを行うセンススイッチとを備え、外部から入力
された重み反転信号と分割信号により前記センススイッ
チからのデータのビットの重み反転を制御しデータバス
に出力する出力データ分割・重み反転回路を装備したこ
とを特徴とするメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163905A JPH05334179A (ja) | 1992-05-29 | 1992-05-29 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163905A JPH05334179A (ja) | 1992-05-29 | 1992-05-29 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334179A true JPH05334179A (ja) | 1993-12-17 |
Family
ID=15783058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163905A Withdrawn JPH05334179A (ja) | 1992-05-29 | 1992-05-29 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013542529A (ja) * | 2010-11-02 | 2013-11-21 | マイクロン テクノロジー， インク． | データ信号ミラーリング |
-
1992
- 1992-05-29 JP JP4163905A patent/JPH05334179A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013542529A (ja) * | 2010-11-02 | 2013-11-21 | マイクロン テクノロジー， インク． | データ信号ミラーリング |
| US10108684B2 (en) | 2010-11-02 | 2018-10-23 | Micron Technology, Inc. | Data signal mirroring |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |