JPH06275079A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06275079A JPH06275079A JP5064960A JP6496093A JPH06275079A JP H06275079 A JPH06275079 A JP H06275079A JP 5064960 A JP5064960 A JP 5064960A JP 6496093 A JP6496093 A JP 6496093A JP H06275079 A JPH06275079 A JP H06275079A
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Abstract
(57)【要約】
【目的】 入力されるアドレスがいかなるアクセス開始
番地を示そうとも、１サイクルでアドレス番地が連続す
る複数のデータの読み出し及び書き込み動作を可能とす
る。 【構成】 上位アドレス部を入力とし連続する下位ビッ
トが０〜１番地のメモリセルを示す第１のワード線９０
を出力とするアドレスデコード回路２と、下位アドレス
部を制御信号とし、第１のワード線９０を、アドレスの
番地を先頭に連続する２個のメモリセルを示す第２のワ
ード線９１に変換するワード線変換回路３０とを有し、
下位アドレスの値が０番地を示すメモリセル群１０には
第２のワード線９１を入力とし、下位アドレスの値が１
番地を示すメモリセル群１１には第１のワード線９０を
入力とする半導体記憶装置である。
番地を示そうとも、１サイクルでアドレス番地が連続す
る複数のデータの読み出し及び書き込み動作を可能とす
る。 【構成】 上位アドレス部を入力とし連続する下位ビッ
トが０〜１番地のメモリセルを示す第１のワード線９０
を出力とするアドレスデコード回路２と、下位アドレス
部を制御信号とし、第１のワード線９０を、アドレスの
番地を先頭に連続する２個のメモリセルを示す第２のワ
ード線９１に変換するワード線変換回路３０とを有し、
下位アドレスの値が０番地を示すメモリセル群１０には
第２のワード線９１を入力とし、下位アドレスの値が１
番地を示すメモリセル群１１には第１のワード線９０を
入力とする半導体記憶装置である。
Description
【０００１】
【産業上の利用分野】本発明は、アドレス番地が連続す
る複数のデータを同時に読み出し及び書き込み可能とす
る半導体記憶装置に関するものである。
る複数のデータを同時に読み出し及び書き込み可能とす
る半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、複数のデータを同時に読み出し及
び書き込み可能とする半導体記憶装置は、マイクロプロ
セッサやデジタルシグナルプロセッサなどに内蔵される
メモリとして利用されている。以下、図面を参照しなが
ら、従来の半導体記憶装置の一例について説明する。
び書き込み可能とする半導体記憶装置は、マイクロプロ
セッサやデジタルシグナルプロセッサなどに内蔵される
メモリとして利用されている。以下、図面を参照しなが
ら、従来の半導体記憶装置の一例について説明する。
【０００３】図５は第１の従来例として、連続したアド
レス番地から２ワードのデータを同時読み出し及び書き
込み可能とするメモリ領域が８ワードの半導体記憶装置
の構成を示すものである。
レス番地から２ワードのデータを同時読み出し及び書き
込み可能とするメモリ領域が８ワードの半導体記憶装置
の構成を示すものである。
【０００４】図５において、６０は外部から本半導体記
憶装置に入力される３ビットの幅を持つアドレス（add
[2:0]）である。アドレス６０のうち、メモリセル群の
ワードを選択するのに使用されるのは２ビットの幅を持
つアドレス上位部６１（add[2:1］）である。本半導体
記憶装置のメモリ空間は、アドレス６０の最下位ビット
の値が０であるデータすなわち偶数番地のデータが記憶
されるメモリセル群１０と、アドレス６０の最下位ビッ
トの値が１であるデータすなわち奇数番地のデータが記
憶されるメモリセル群１１の２個のメモリセル群にグル
ープ化されている。２はアドレス上位部６１を入力と
し、出力である４本の第１のワード線のうち１本をイネ
ーブルにするアドレスデコード回路である。５０はメモ
リセル群１０から出力されるデータ７０に対する外部回
路とのインターフェースである入出力回路であり、５１
はメモリセル群１１から出力されるデータ７１に対する
外部回路とのインターフェースである入出回路である。
憶装置に入力される３ビットの幅を持つアドレス（add
[2:0]）である。アドレス６０のうち、メモリセル群の
ワードを選択するのに使用されるのは２ビットの幅を持
つアドレス上位部６１（add[2:1］）である。本半導体
記憶装置のメモリ空間は、アドレス６０の最下位ビット
の値が０であるデータすなわち偶数番地のデータが記憶
されるメモリセル群１０と、アドレス６０の最下位ビッ
トの値が１であるデータすなわち奇数番地のデータが記
憶されるメモリセル群１１の２個のメモリセル群にグル
ープ化されている。２はアドレス上位部６１を入力と
し、出力である４本の第１のワード線のうち１本をイネ
ーブルにするアドレスデコード回路である。５０はメモ
リセル群１０から出力されるデータ７０に対する外部回
路とのインターフェースである入出力回路であり、５１
はメモリセル群１１から出力されるデータ７１に対する
外部回路とのインターフェースである入出回路である。
【０００５】以上のように構成された従来の半導体記憶
装置では、アドレス６０の最下位ビットの値が０すなわ
ちアドレス６０の値が偶数番地を示す場合は、１回のア
クセスでアドレス番地が連続する２ワードのデータの読
み出し動作及び書き込み動作が完了するが、アドレス６
０の最下位ビットの値が１すなわちアドレス６０の値が
奇数番地を示す場合は、アドレス番地が連続する２ワー
ドのデータの読み出し動作及び書き込み動作が完了する
ために、２回のアクセスが必要となる。２回に分けてア
クセスするため、２回目のアクセス時にはアドレスをイ
ンクリメントする必要があり、読み出し動作の場合には
１回目で読み出されたデータを一時的に保持し、２回目
で読み出されたデータと連結し必要なデータのみを出力
する手段が必要になる。また書き込み動作の場合には外
部から与えられたデータを分割して２回に分けてメモリ
セルに書き込みを行なう手段が必要になる。
装置では、アドレス６０の最下位ビットの値が０すなわ
ちアドレス６０の値が偶数番地を示す場合は、１回のア
クセスでアドレス番地が連続する２ワードのデータの読
み出し動作及び書き込み動作が完了するが、アドレス６
０の最下位ビットの値が１すなわちアドレス６０の値が
奇数番地を示す場合は、アドレス番地が連続する２ワー
ドのデータの読み出し動作及び書き込み動作が完了する
ために、２回のアクセスが必要となる。２回に分けてア
クセスするため、２回目のアクセス時にはアドレスをイ
ンクリメントする必要があり、読み出し動作の場合には
１回目で読み出されたデータを一時的に保持し、２回目
で読み出されたデータと連結し必要なデータのみを出力
する手段が必要になる。また書き込み動作の場合には外
部から与えられたデータを分割して２回に分けてメモリ
セルに書き込みを行なう手段が必要になる。
【０００６】また、連続したアドレス番地から２ワード
のデータを同時読み出し及び書き込み可能とするメモリ
領域が８ワードの半導体記憶装置の第２の従来例とし
て、図６に特開昭６３−３０８７８３号公報に示される
構成を示す。
のデータを同時読み出し及び書き込み可能とするメモリ
領域が８ワードの半導体記憶装置の第２の従来例とし
て、図６に特開昭６３−３０８７８３号公報に示される
構成を示す。
【０００７】図６において、メモリ空間は、アドレス６
０の最下位ビットの値が０であるデータすなわち偶数番
地のデータが記憶されるメモリセル群１０と、アドレス
６０の最下位ビットの値が１であるデータすなわち奇数
番地のデータが記憶されるメモリセル群１１の２個のメ
モリセル群にグループ化されている。２はアドレス６０
を入力とし、出力である８本の第１のワード線のうち１
本をイネーブルにするアドレスデコード回路である。５
０はメモリセル群１０から出力されるデータ７０に対す
る外部回路とのインターフェースである入出力回路であ
り、５１はメモリセル群１１から出力されるデータ７１
に対する外部回路とのインターフェースである入出力回
路である。
０の最下位ビットの値が０であるデータすなわち偶数番
地のデータが記憶されるメモリセル群１０と、アドレス
６０の最下位ビットの値が１であるデータすなわち奇数
番地のデータが記憶されるメモリセル群１１の２個のメ
モリセル群にグループ化されている。２はアドレス６０
を入力とし、出力である８本の第１のワード線のうち１
本をイネーブルにするアドレスデコード回路である。５
０はメモリセル群１０から出力されるデータ７０に対す
る外部回路とのインターフェースである入出力回路であ
り、５１はメモリセル群１１から出力されるデータ７１
に対する外部回路とのインターフェースである入出力回
路である。
【０００８】以上のように構成された従来の半導体記憶
装置では、入力されるアドレスがいかなるアクセス開始
番地を示そうとも、１回のアクセスでアドレス番地が連
続する２ワードの読み出し動作又は書き込み動作が完了
することができる。しかし、アドレスデコード回路２は
１つメモリセルに対して（偶数番地、奇数番地）の順で
アクセスするワード線と（奇数番地、偶数番地）の順で
アクセスするワード線の２本を生成する。このことは、
メモリセル内のトランジスタ数を増加させる要因とな
る。
装置では、入力されるアドレスがいかなるアクセス開始
番地を示そうとも、１回のアクセスでアドレス番地が連
続する２ワードの読み出し動作又は書き込み動作が完了
することができる。しかし、アドレスデコード回路２は
１つメモリセルに対して（偶数番地、奇数番地）の順で
アクセスするワード線と（奇数番地、偶数番地）の順で
アクセスするワード線の２本を生成する。このことは、
メモリセル内のトランジスタ数を増加させる要因とな
る。
【０００９】
【発明が解決しようとする課題】第１の従来例の構成で
は、１サイクルでアクセス動作を完了しない場合があ
り、処理時間が長くなり、制御回路が複雑になるという
問題点を有していた。
は、１サイクルでアクセス動作を完了しない場合があ
り、処理時間が長くなり、制御回路が複雑になるという
問題点を有していた。
【００１０】また第２の従来例の構成では、１サイクル
でアクセス動作を完了することが可能であるが、メモリ
セル群に対して１ワード当り２本のワード線を供給する
ため、メモリセル自体のトランジスタ数が増え、かつワ
ード線が１本増えるためメモリセル群の面積も増えるこ
とになる。このことは、半導体記憶装置全体の消費電力
も増大させる要因となる問題点も有している。
でアクセス動作を完了することが可能であるが、メモリ
セル群に対して１ワード当り２本のワード線を供給する
ため、メモリセル自体のトランジスタ数が増え、かつワ
ード線が１本増えるためメモリセル群の面積も増えるこ
とになる。このことは、半導体記憶装置全体の消費電力
も増大させる要因となる問題点も有している。
【００１１】本発明は上記問題点に鑑み、入力されるア
ドレスがいかなるアクセス開始番地を示そうとも１サイ
クルでアクセス動作を完了し、かつ面積の増加を抑え、
消費電力の増加を抑えた半導体記憶装置を提供するもの
である。
ドレスがいかなるアクセス開始番地を示そうとも１サイ
クルでアクセス動作を完了し、かつ面積の増加を抑え、
消費電力の増加を抑えた半導体記憶装置を提供するもの
である。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部から入力されるＮビットのアドレスの値に依存
することなく、同時に２M個の有効なデータを連続した
アドレス番地から読み出すこと及び書き込むことを可能
とするため、前記アドレスを上位（Ｎ−Ｍ）ビットから
なる上位アドレス部と、前記Ｎビットのアドレスの下位
Ｍビットからなる下位アドレス部に分離し、前記上位ア
ドレス部を入力とし連続する下位Ｍビットが０番地から
（２M−１）番地のメモリセルを示す第１のワード線を
出力とするアドレスデコード回路と、前記アドレスデコ
ード回路の出力である第１のワード線を前記下位アドレ
ス部を制御信号とし前記Ｎビットのアドレスの番地を先
頭に連続する２M個のメモリセルを示す第２のワード線
に変換するワード線変換回路と、Ｎビットのアドレスで
表現されるメモリ空間を下位Ｍビットの下位アドレス部
の値が等しいアドレス番地のメモリセルごとに２M分割
したメモリセル群とを有し、前記メモリセル群のうち前
記下位アドレスの値が０番地から（２M−２）番地を示
すメモリセルは前記ワード変換回路の出力である第２の
ワード線を入力とし、前記メモリセル群のうち前記下位
アドレスの値が（２M−１）番地を示すメモリセルは前
記アドレスデコード回路の出力である第１のワード線を
入力とするという構成を備えたものである。
は、外部から入力されるＮビットのアドレスの値に依存
することなく、同時に２M個の有効なデータを連続した
アドレス番地から読み出すこと及び書き込むことを可能
とするため、前記アドレスを上位（Ｎ−Ｍ）ビットから
なる上位アドレス部と、前記Ｎビットのアドレスの下位
Ｍビットからなる下位アドレス部に分離し、前記上位ア
ドレス部を入力とし連続する下位Ｍビットが０番地から
（２M−１）番地のメモリセルを示す第１のワード線を
出力とするアドレスデコード回路と、前記アドレスデコ
ード回路の出力である第１のワード線を前記下位アドレ
ス部を制御信号とし前記Ｎビットのアドレスの番地を先
頭に連続する２M個のメモリセルを示す第２のワード線
に変換するワード線変換回路と、Ｎビットのアドレスで
表現されるメモリ空間を下位Ｍビットの下位アドレス部
の値が等しいアドレス番地のメモリセルごとに２M分割
したメモリセル群とを有し、前記メモリセル群のうち前
記下位アドレスの値が０番地から（２M−２）番地を示
すメモリセルは前記ワード変換回路の出力である第２の
ワード線を入力とし、前記メモリセル群のうち前記下位
アドレスの値が（２M−１）番地を示すメモリセルは前
記アドレスデコード回路の出力である第１のワード線を
入力とするという構成を備えたものである。
【００１３】また本発明の半導体記憶装置は、上記構成
に更に複数のメモリセル群から出力された有効なデータ
を外部のバスに対して適した順序に並び替え、かつ外部
バスから入力された複数のデータをメモリセル群に対し
て適した順序に並び替えるアライメント回路を持つとい
う構成を備えたものである。
に更に複数のメモリセル群から出力された有効なデータ
を外部のバスに対して適した順序に並び替え、かつ外部
バスから入力された複数のデータをメモリセル群に対し
て適した順序に並び替えるアライメント回路を持つとい
う構成を備えたものである。
【００１４】
【作用】本発明は上記した構成により、アドレスデコー
ド回路は入力されるアドレス上位部の値に対応した第１
のワード線をイネーブルにする。この第１のワード線を
入力とするワード線変換回路は、アドレス下位部の値に
より実際にアクセスするワード線である第２のワード線
をイネーブルにする。このことにより、入力されるアド
レスがいかなるアクセス開始番地を示そうとも１サイク
ルでアドレス番地が連続する複数のデータの読み出し及
び書き込み動作を可能とする。
ド回路は入力されるアドレス上位部の値に対応した第１
のワード線をイネーブルにする。この第１のワード線を
入力とするワード線変換回路は、アドレス下位部の値に
より実際にアクセスするワード線である第２のワード線
をイネーブルにする。このことにより、入力されるアド
レスがいかなるアクセス開始番地を示そうとも１サイク
ルでアドレス番地が連続する複数のデータの読み出し及
び書き込み動作を可能とする。
【００１５】
【実施例】以下、本発明の半導体記憶装置の一実施例に
ついて、図面を参照しながら説明する。図１は本発明の
半導体記憶装置の概念図であり、２Nワードのメモリ空
間を持ち、アドレス番地が連続する２Mワードのデータ
を同時に読み出したり書き込んだりすることを可能とし
た半導体記憶装置の例である。
ついて、図面を参照しながら説明する。図１は本発明の
半導体記憶装置の概念図であり、２Nワードのメモリ空
間を持ち、アドレス番地が連続する２Mワードのデータ
を同時に読み出したり書き込んだりすることを可能とし
た半導体記憶装置の例である。
【００１６】図１において、６０は外部から本半導体記
憶装置に入力されるＮビットの幅を持つアドレス（add
[(N-1):0]）である。アドレス６０は、メモリセル群の
ワードを選択するのに使用される（Ｎ−Ｍ）ビットの幅
を持つアドレス上位部６１（add[(N-M):M]）と、本半導
体記憶装置の制御に使用されるＭビットの幅を持つアド
レス下位部６２（add[(M-1):0]）から構成されている。
本半導体記憶装置のメモリ空間は、アドレス下位部６２
の値が０であるデータが記憶されるメモリセル群１０
と、アドレス下位部６２の値が１であるデータが記憶さ
れるメモリセル群１１と、同様にアドレス下位部６２の
値が（２M−１）のデータが記憶されるメモリセル群１
［２M−１］の２M個のメモリセル群にグループ化されて
いる。２はアドレス上位部６１を入力とし、出力である
２(N-M)本の第１のワード線９０のうち１本をイネーブ
ルにするアドレスデコード回路である。
憶装置に入力されるＮビットの幅を持つアドレス（add
[(N-1):0]）である。アドレス６０は、メモリセル群の
ワードを選択するのに使用される（Ｎ−Ｍ）ビットの幅
を持つアドレス上位部６１（add[(N-M):M]）と、本半導
体記憶装置の制御に使用されるＭビットの幅を持つアド
レス下位部６２（add[(M-1):0]）から構成されている。
本半導体記憶装置のメモリ空間は、アドレス下位部６２
の値が０であるデータが記憶されるメモリセル群１０
と、アドレス下位部６２の値が１であるデータが記憶さ
れるメモリセル群１１と、同様にアドレス下位部６２の
値が（２M−１）のデータが記憶されるメモリセル群１
［２M−１］の２M個のメモリセル群にグループ化されて
いる。２はアドレス上位部６１を入力とし、出力である
２(N-M)本の第１のワード線９０のうち１本をイネーブ
ルにするアドレスデコード回路である。
【００１７】３０はアドレス下位部６２の値が０の場合
には、アドレスデコード回路２でイネーブルされた第１
のワード線９０をそのままメモリセル群１０に出力し、
アドレス下位部６２の値が０以外の場合には、アドレス
デコード回路２でイネーブルされた第１のワード線９０
を＋２M番地の第２のワード線９１に切替えてメモリセ
ル群１０に出力するワード線変換回路である。３１はア
ドレス下位部６２の値が０及び１の場合には、アドレス
デコード回路２でイネーブルされた第１のワード線９０
をそのままメモリセル群１１に出力し、アドレス下位部
６２の値が０及び１以外の場合には、アドレスデコード
回路２でイネーブルされた第１のワード線９０を＋２M
番地の第２のワード線９１に切替えてメモリセル群１１
に出力するワード線変換回路である。同様に３［２M−
２］はアドレス下位部６２の値が０から（２M−２）の
場合には、アドレスデコード回路２でイネーブルされた
第１のワード線９０をそのままメモリセル群１［２M−
２］に出力し、アドレス下位部６２の値が０から（２M
−２）以外の場合には、アドレスデコード回路２でイネ
ーブルされた第１のワード線９０を＋２M番地の第２の
ワード線９１に切替えてメモリセル群１［２M−２］に
出力するワード線変換回路である。４はリード動作時に
はメモリセル群１０〜１［２M−１］から読み出される
データ７０〜７［２M−１］をアドレス下位部６２を用
いて昇順に並び替えたデータを入出力回路５０〜５［２
M−１］に出力する、またライト動作時には入出力回路
５０〜５［２M−１］から与えられるデータをアドレス
下位部６２を用いて書き込むべきメモリセル群の順に並
び替えたデータ７０〜７［２M−１］をメモリセル群１
０〜１［２M−１］に出力するアライメント回路であ
る。５０〜５［２M−１］は本半導体記憶装置と外部回
路とのインターフェースである入出力回路である。
には、アドレスデコード回路２でイネーブルされた第１
のワード線９０をそのままメモリセル群１０に出力し、
アドレス下位部６２の値が０以外の場合には、アドレス
デコード回路２でイネーブルされた第１のワード線９０
を＋２M番地の第２のワード線９１に切替えてメモリセ
ル群１０に出力するワード線変換回路である。３１はア
ドレス下位部６２の値が０及び１の場合には、アドレス
デコード回路２でイネーブルされた第１のワード線９０
をそのままメモリセル群１１に出力し、アドレス下位部
６２の値が０及び１以外の場合には、アドレスデコード
回路２でイネーブルされた第１のワード線９０を＋２M
番地の第２のワード線９１に切替えてメモリセル群１１
に出力するワード線変換回路である。同様に３［２M−
２］はアドレス下位部６２の値が０から（２M−２）の
場合には、アドレスデコード回路２でイネーブルされた
第１のワード線９０をそのままメモリセル群１［２M−
２］に出力し、アドレス下位部６２の値が０から（２M
−２）以外の場合には、アドレスデコード回路２でイネ
ーブルされた第１のワード線９０を＋２M番地の第２の
ワード線９１に切替えてメモリセル群１［２M−２］に
出力するワード線変換回路である。４はリード動作時に
はメモリセル群１０〜１［２M−１］から読み出される
データ７０〜７［２M−１］をアドレス下位部６２を用
いて昇順に並び替えたデータを入出力回路５０〜５［２
M−１］に出力する、またライト動作時には入出力回路
５０〜５［２M−１］から与えられるデータをアドレス
下位部６２を用いて書き込むべきメモリセル群の順に並
び替えたデータ７０〜７［２M−１］をメモリセル群１
０〜１［２M−１］に出力するアライメント回路であ
る。５０〜５［２M−１］は本半導体記憶装置と外部回
路とのインターフェースである入出力回路である。
【００１８】以上の機能ブロックより本半導体記憶装置
は構成される。図１を基に、さらに詳しい実施例として
図２にメモリ空間が８ワードで、アドレス番地が連続す
る２ワードのデータを同時に読み出することの可能な半
導体記憶装置の例を示す。
は構成される。図１を基に、さらに詳しい実施例として
図２にメモリ空間が８ワードで、アドレス番地が連続す
る２ワードのデータを同時に読み出することの可能な半
導体記憶装置の例を示す。
【００１９】図２において、６０は外部から本半導体記
憶装置に入力される３ビットの幅を持つアドレス（add
[2:0]）である。アドレス６０は、メモリセル群のワー
ドを選択するのに使用される２ビットの幅を持つアドレ
ス上位部６１（add[2:1］）と、本半導体記憶装置の制
御に使用される１ビットの幅をを持つアドレス下位部６
２（add[0]）から構成されている。本半導体記憶装置の
メモリ空間は、アドレス下位部６２の値が０であるデー
タすなわち偶数番地のデータが記憶されるメモリセル群
１０と、アドレス下位部６２の値が１であるデータすな
わち奇数番地のデータが記憶されるメモリセル群１１の
２個のメモリセル群にグループ化されている。２はアド
レス上位部６１を入力とし、出力である４本の第１のワ
ード線９０のうち１本をイネーブルにするアドレスデコ
ード回路である。３０はアドレス下位部６２の値が０の
場合には、アドレスデコード回路２でイネーブルされた
第１のワード線９０をそのままメモリセル群１０に出力
し、アドレス下位部６２の値が１の場合には、アドレス
デコード回路２でイネーブルされた第１のワード線９０
を＋２番地の第２のワード線９１に切替えてメモリセル
群１０に出力するワード線変換回路である。４はリード
動作時にはメモリセル群１０、１１から読み出されるデ
ータ７０、７１をアドレス下位部６２を用いて昇順に並
び替えたデータを入出回路５０、５１に出力するアライ
メント回路である。５０はアライメント回路４からアド
レス番地が小さい方のデータに対する外部回路とのイン
ターフェースである入出力回路であり、５１はアライメ
ント回路４からアドレス番地が大きい方のデータに対す
る外部回路とのインターフェースである。
憶装置に入力される３ビットの幅を持つアドレス（add
[2:0]）である。アドレス６０は、メモリセル群のワー
ドを選択するのに使用される２ビットの幅を持つアドレ
ス上位部６１（add[2:1］）と、本半導体記憶装置の制
御に使用される１ビットの幅をを持つアドレス下位部６
２（add[0]）から構成されている。本半導体記憶装置の
メモリ空間は、アドレス下位部６２の値が０であるデー
タすなわち偶数番地のデータが記憶されるメモリセル群
１０と、アドレス下位部６２の値が１であるデータすな
わち奇数番地のデータが記憶されるメモリセル群１１の
２個のメモリセル群にグループ化されている。２はアド
レス上位部６１を入力とし、出力である４本の第１のワ
ード線９０のうち１本をイネーブルにするアドレスデコ
ード回路である。３０はアドレス下位部６２の値が０の
場合には、アドレスデコード回路２でイネーブルされた
第１のワード線９０をそのままメモリセル群１０に出力
し、アドレス下位部６２の値が１の場合には、アドレス
デコード回路２でイネーブルされた第１のワード線９０
を＋２番地の第２のワード線９１に切替えてメモリセル
群１０に出力するワード線変換回路である。４はリード
動作時にはメモリセル群１０、１１から読み出されるデ
ータ７０、７１をアドレス下位部６２を用いて昇順に並
び替えたデータを入出回路５０、５１に出力するアライ
メント回路である。５０はアライメント回路４からアド
レス番地が小さい方のデータに対する外部回路とのイン
ターフェースである入出力回路であり、５１はアライメ
ント回路４からアドレス番地が大きい方のデータに対す
る外部回路とのインターフェースである。
【００２０】以上の機能ブロックより本半導体記憶装置
は構成される。上記した本実施例の半導体記憶装置につ
いて、以下図３及び図４を用いてその動作を説明する。
は構成される。上記した本実施例の半導体記憶装置につ
いて、以下図３及び図４を用いてその動作を説明する。
【００２１】まず、入力されるアドレス６０が偶数番地
の場合を示す。図３はアドレス６０の値が０１０で、読
み出し動作の例である。アドレス上位部６１の値が０１
であるため、アドレスデコード回路２は第１のワード線
９０のうちadd[2:1]=01を示すワード線をイネーブルに
する。この第１のワード線９０は、メモリセル群１１に
対して０１１番地をアクセスするワード線となり、メモ
リセル群１１の０１１番地に記憶されているデータを読
み出す。また同時に第１のワード線９０はワード線変換
回路３０に入力される。アドレス下位部６２の値が０で
あるので、ワード線変換回路３０は入力された第１のワ
ード線９０をそのまま第２のワード線９１としてメモリ
セル群１０に出力する。この第２のワード線９１はメモ
リセル群１０の０１０番地に記憶されているデータを読
み出す。メモリセル群１０から読み出されたデータ７０
とメモリセル群１１から読み出されたデータ７１は、ア
ライメント回路４に入力され、アドレス下位部６２の値
によりアドレス番地が小さい方のデータ７０は入出力回
路５０に出力され、アドレス番地が大きい方のデータ７
１は入出力回路５１に出力される。
の場合を示す。図３はアドレス６０の値が０１０で、読
み出し動作の例である。アドレス上位部６１の値が０１
であるため、アドレスデコード回路２は第１のワード線
９０のうちadd[2:1]=01を示すワード線をイネーブルに
する。この第１のワード線９０は、メモリセル群１１に
対して０１１番地をアクセスするワード線となり、メモ
リセル群１１の０１１番地に記憶されているデータを読
み出す。また同時に第１のワード線９０はワード線変換
回路３０に入力される。アドレス下位部６２の値が０で
あるので、ワード線変換回路３０は入力された第１のワ
ード線９０をそのまま第２のワード線９１としてメモリ
セル群１０に出力する。この第２のワード線９１はメモ
リセル群１０の０１０番地に記憶されているデータを読
み出す。メモリセル群１０から読み出されたデータ７０
とメモリセル群１１から読み出されたデータ７１は、ア
ライメント回路４に入力され、アドレス下位部６２の値
によりアドレス番地が小さい方のデータ７０は入出力回
路５０に出力され、アドレス番地が大きい方のデータ７
１は入出力回路５１に出力される。
【００２２】次に、入力されるアドレス６０が奇数番地
の場合を示す。図４はアドレス６０の値が０１１で、読
み出し動作の例である。アドレス上位部６１の値が０１
であるため、アドレスデコード回路２は第１のワード線
９０のうちadd[2:1]=01を示すワード線をイネーブルに
する。この第１のワード線９０は、メモリセル群１１に
対して０１１番地をアクセスするワード線となり、メモ
リセル群１１の０１１番地に記憶されているデータを読
み出す。また同時に第１のワード線９０はワード線変換
回路３０に入力される。アドレス下位部６２の値が１で
あるので、ワード線変換回路３０は入力された第１のワ
ード線９０のアドレス番地を＋２番地した番地を示す第
２のワード線９１としてメモリセル群１０に出力する。
この第２のワード線９１はメモリセル群１０の１００番
地に記憶されているデータを読み出す。メモリセル群１
０から読み出されたデータ７０とメモリセル群１１から
読み出されたデータ７１は、アライメント回路４に入力
され、アドレス下位部６２の値によりアドレス番地が小
さい方のデータ７１は入出力回路５０に出力され、アド
レス番地が大きい方のデータ７０は入出力回路５１に出
力される。
の場合を示す。図４はアドレス６０の値が０１１で、読
み出し動作の例である。アドレス上位部６１の値が０１
であるため、アドレスデコード回路２は第１のワード線
９０のうちadd[2:1]=01を示すワード線をイネーブルに
する。この第１のワード線９０は、メモリセル群１１に
対して０１１番地をアクセスするワード線となり、メモ
リセル群１１の０１１番地に記憶されているデータを読
み出す。また同時に第１のワード線９０はワード線変換
回路３０に入力される。アドレス下位部６２の値が１で
あるので、ワード線変換回路３０は入力された第１のワ
ード線９０のアドレス番地を＋２番地した番地を示す第
２のワード線９１としてメモリセル群１０に出力する。
この第２のワード線９１はメモリセル群１０の１００番
地に記憶されているデータを読み出す。メモリセル群１
０から読み出されたデータ７０とメモリセル群１１から
読み出されたデータ７１は、アライメント回路４に入力
され、アドレス下位部６２の値によりアドレス番地が小
さい方のデータ７１は入出力回路５０に出力され、アド
レス番地が大きい方のデータ７０は入出力回路５１に出
力される。
【００２３】またデータの書き込み動作の場合も同様に
考えられる。外部からデータ８０、８１が入出力回路５
０、５１に入力され、アライメント回路４においてアド
レス下位部６２の値に従い、偶数アドレス番地のデータ
はメモリセル群１０にアライメントされ、奇数アドレス
番地のデータはメモリセル群１１に出力するようにアラ
イメントされるので、１サイクルで書き込み動作を完了
することができる。
考えられる。外部からデータ８０、８１が入出力回路５
０、５１に入力され、アライメント回路４においてアド
レス下位部６２の値に従い、偶数アドレス番地のデータ
はメモリセル群１０にアライメントされ、奇数アドレス
番地のデータはメモリセル群１１に出力するようにアラ
イメントされるので、１サイクルで書き込み動作を完了
することができる。
【００２４】以上のように本実施例によれば、入力され
るアドレスがいかなるアクセス開始番地を示そうとも、
１サイクルでアドレス番地が連続する複数のデータを読
み出すこと及び書き込むことが可能となるほか、メモリ
セル領域の面積の増加を抑え消費電力の増加を抑えるこ
とができる。
るアドレスがいかなるアクセス開始番地を示そうとも、
１サイクルでアドレス番地が連続する複数のデータを読
み出すこと及び書き込むことが可能となるほか、メモリ
セル領域の面積の増加を抑え消費電力の増加を抑えるこ
とができる。
【００２５】
【発明の効果】以上のように本発明は、アドレスを上位
（Ｎ−Ｍ）ビットの上位アドレス部と、前記Ｎビットの
アドレスの下位Ｍビットの下位アドレス部に分離し、前
記上位アドレス部を入力とし連続する下位Ｍビットが０
番地から（２M−１）番地のメモリセルを示す第１のワ
ード線を出力とするアドレスデコード回路と、前記アド
レスデコード回路の出力である第１のワード線を前記下
位アドレス部を制御信号とし前記Ｎビットのアドレスの
番地を先頭に連続する２M個のメモリセルを示す第２の
ワード線に変換するワード線変換回路と、Ｎビットのア
ドレスで表現されるメモリ空間を下位Ｍビットの下位ア
ドレス部の値が等しいアドレス番地のメモリセルごとに
２M分割したメモリセル群を有し、前記メモリセル群の
うち前記下位アドレスの値が０番地から（２M−２）番
地を示すメモリセルは前記ワード変換回路の出力である
第２のワード線を入力とし、前記メモリセル群のうち前
記下位アドレスの値が（２M−１）番地を示すメモリセ
ルは前記アドレスデコード回路の出力である第１のワー
ド線を入力とし、複数のメモリセル群から出力された有
効なデータを外部のバスに対して適した順序に並び替
え、かつ外部バスから入力された複数のデータをメモリ
セル群に対して適した順序に並び替えるアライメント回
路を設けることにより、入力されるアドレスがいかなる
アクセス開始番地を示そうとも１サイクルでアドレス番
地が連続する複数のデータの読み出し及び書き込み動作
を可能とすると共にメモリセル領域の面積の増加を抑え
消費電力の増加を抑えることができる。
（Ｎ−Ｍ）ビットの上位アドレス部と、前記Ｎビットの
アドレスの下位Ｍビットの下位アドレス部に分離し、前
記上位アドレス部を入力とし連続する下位Ｍビットが０
番地から（２M−１）番地のメモリセルを示す第１のワ
ード線を出力とするアドレスデコード回路と、前記アド
レスデコード回路の出力である第１のワード線を前記下
位アドレス部を制御信号とし前記Ｎビットのアドレスの
番地を先頭に連続する２M個のメモリセルを示す第２の
ワード線に変換するワード線変換回路と、Ｎビットのア
ドレスで表現されるメモリ空間を下位Ｍビットの下位ア
ドレス部の値が等しいアドレス番地のメモリセルごとに
２M分割したメモリセル群を有し、前記メモリセル群の
うち前記下位アドレスの値が０番地から（２M−２）番
地を示すメモリセルは前記ワード変換回路の出力である
第２のワード線を入力とし、前記メモリセル群のうち前
記下位アドレスの値が（２M−１）番地を示すメモリセ
ルは前記アドレスデコード回路の出力である第１のワー
ド線を入力とし、複数のメモリセル群から出力された有
効なデータを外部のバスに対して適した順序に並び替
え、かつ外部バスから入力された複数のデータをメモリ
セル群に対して適した順序に並び替えるアライメント回
路を設けることにより、入力されるアドレスがいかなる
アクセス開始番地を示そうとも１サイクルでアドレス番
地が連続する複数のデータの読み出し及び書き込み動作
を可能とすると共にメモリセル領域の面積の増加を抑え
消費電力の増加を抑えることができる。
【図１】本発明の半導体記憶装置の概要図
【図２】本発明の実施例における半導体記憶装置の構成
図
図
【図３】同実施例における偶数アドレス入力の場合の動
作説明図
作説明図
【図４】同実施例における奇数アドレス入力の場合の動
作説明図
作説明図
【図５】第１の従来例を示す半導体記憶装置の概略図
【図６】第２の従来例を示す半導体記憶装置の概略図
１０〜１（２M−１） メモリセル群 ２ アドレスデコード回路 ３０〜３（２M−２） ワード線変換回路 ４ アライメント回路 ５０〜５（２M−１） 入出力回路 ６０〜６２ アドレス ７０〜７（２M−１） データ ８０〜８（２M−１） 入出力データ ９０〜９１ ワード線
Claims (2)
- 【請求項１】外部から入力されるＮビットのアドレスを
上位（Ｎ−Ｍ）ビットの上位アドレス部と、前記Ｎビッ
トのアドレスの下位Ｍビットの下位アドレス部に分離
し、前記上位アドレス部を入力とし連続する下位Ｍビッ
トが０番地から（２M−１）番地のメモリセルを示す第
１のワード線を出力とするアドレスデコード回路と、 前記アドレスデコード回路の出力である第１のワード線
を前記下位アドレス部を制御信号とし、前記Ｎビットの
アドレスの番地を先頭に連続する２M個のメモリセルを
示す第２のワード線に変換するワード線変換回路と、 Ｎビットのアドレスで表現されるメモリ空間を下位Ｍビ
ットの下位アドレス部の値が等しいアドレス番地のメモ
リセル毎に２M分割したメモリセル群とを有し、 前記メモリセル群のうち前記下位アドレスの値が０番地
から（２M−２）番地を示すメモリセル群には前記ワー
ド変換回路の出力である第２のワード線を入力とし、前
記メモリセル群のうち前記下位アドレスの値が（２M−
１）番地を示すメモリセル群には前記アドレスデコード
回路の出力である第１のワード線を入力とすることを特
徴とする半導体記憶装置。 - 【請求項２】請求項１記載において、さらに複数のメモ
リセル群から出力された有効なデータを外部のバスに対
して適した順序に並び替え、かつ外部バスから入力され
た複数のデータをメモリセル群に対して適した順序に並
び替えるアライメント回路を持つ半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5064960A JPH06275079A (ja) | 1993-03-24 | 1993-03-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5064960A JPH06275079A (ja) | 1993-03-24 | 1993-03-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275079A true JPH06275079A (ja) | 1994-09-30 |
Family
ID=13273125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5064960A Pending JPH06275079A (ja) | 1993-03-24 | 1993-03-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275079A (ja) |
-
1993
- 1993-03-24 JP JP5064960A patent/JPH06275079A/ja active Pending
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