JPH05334181A

JPH05334181A - 制御信号発生装置

Info

Publication number: JPH05334181A
Application number: JP14417192A
Authority: JP
Inventors: Yoshiaki Miyata; 佳昭宮田; Yasuhiro Nishimura; 康裕西村; Hiroyuki Yanagi; 博之柳; Shingo Yamada; 伸吾山田
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1992-06-04
Filing date: 1992-06-04
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】アドレス設定値やタイミング設定値を書き換
えることにより、容易に発生信号を制御することができ
る制御信号発生装置の提供を目的とする。【構成】設定レジスタ８内には書き換え可能な設定ア
ドレス情報が記憶されており、ＣＰＵはバスライン７０
を通じてこのアドレス値を指定してアクセスを行う。と
ころが、電源入力直後は、この設定アドレス情報自体が
記憶されていない状態であるので、ＣＰＵはＲＯＭ９３
にアクセスすることができず、プログラムそのものを取
り込めない。このため、第一の初期アドレス発生回路に
ハードウエア的に固定、記憶されているアドレス値に基
づいて、ＣＰＵはＲＯＭ９３にアクセスを行おうとする
ものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御信号発生装置に関
し、特に設定値の書き換えによって発生信号を自在に制
御するものに関する。

【０００２】

【従来の技術】制御信号発生装置としては、例えば図１
２に示す制御回路７２、７４…がある。この制御回路７
２、７４等は、ＣＰＵ２からメモリ７３、７５…に与え
られるデータの書き込み、読み出しの指令を制御するも
のである。以下に図１２に基づいて各部の機能、動作の
詳細を説明する。

【０００３】ＣＰＵ２からのデータを格納するメモリは
複数備えられている。図１２の例ではメモリ７３、７５
…が設けられ、各メモリに対応して制御回路７２、７４
…が設けられれている。そして、それぞれの制御回路、
メモリを区別するため、各々には個別上位アドレスとし
て（００１）₂、（０１０）₂…が付与されており、ＣＰ
Ｕ２はこの上位アドレスを指定することでメモリを特定
し、データの処理を行う。ここで、（）₂はバイナリー
データを示す表示である。尚、各メモリの個別上位アド
レスは、制御回路内の回路構成を組み替えることによっ
て、それぞれ特定されている。

【０００４】今、仮にメモリ７３にデータを書き込むと
する。この場合、ＣＰＵ２はバスライン７１を通じ、メ
モリに対して直接、書き込むべきデータを出力する。ま
た、ＣＰＵ２は同時にバスライン７０を通じてアドレス
データも出力する。このアドレスデータとして、例えば
（００１１０１００）₂が出力されたとする。この中、
前の３桁の（００１）₂は制御回路７２の個別上位アド
レスを示しており、この（００１）₂が制御回路７２に
取り込まれる。そして、制御回路７２は、自己の個別上
位アドレスが指定されたことを知り、メモリ７３にデー
タの書き込みを行うべきことを認識する。なお、上位ア
ドレス（００１）₂は他の全ての制御回路（例えば制御
回路７４）にも与えられるが、他の制御回路においては
個別上位アドレス（制御回路７４では（０１０）₂）が
不一致であるので、書き込み処理は行われない。

【０００５】ＣＰＵ２からの上位アドレス（００１）₂
を取り込んだ制御回路７２は、メモリ７３のチップセレ
クトＣＳ入力にＣＳ信号を出力する。また、制御回路７
２にはＣＰＵ２からＲ／Ｗ信号が与えられる。このＲ／
Ｗ信号は、書き込みまたは読み出しのいずれの処理かを
指示する信号であり、書き込み処理の場合はＬ信号とし
て、また読み出し処理の場合はＨ信号として与えられ
る。今、書き込み処理を行うので、Ｌ信号が与えられ
る。そして制御回路７２は、このＲ／Ｗ信号に基づいて
メモリ７３のＷ入力に書き込み許可信号を出力する。な
お、データの読み出しを行う場合は、ＣＰＵ２からＲ／
Ｗ信号としてＨ信号が与えられ、制御回路７２は読み出
し許可信号をＲ入力に出力することになる。

【０００６】以上のように、制御回路７２からはＣＳ信
号および書き込み許可信号が出力され、メモリ７３はこ
れらの両信号を受けた時点で、バスライン７１を通じて
与えられたデータを書き込む。尚、上記アドレスデータ
（００１１０１００）₂のうち、後の５桁（１０１０
０）₂は下位アドレスを示している。この下位アドレス
は、メモリ７３中の書き込み番地を示すもので、メモリ
７３は下位アドレスを取り込んで（１０１００）₂の記
憶領域にデータを書き込み記憶する。データの処理が終
了すると、制御回路７２は、オア回路Ｇ３を介してＣＰ
Ｕ２に応答信号を出力する。ＣＰＵ２は、この応答信号
によってデータ処理の終了を認識する。

【０００７】ところで、バスライン７１上には次々と新
たなデータが出力されており、上記のようにアドレスデ
ータの指示に基づいて、各メモリに順次、書き込まれて
いる。したがって、新たなデータの出力直後は、前のデ
ータ内容との関連でデータが不安定な状態にある。仮
に、このような不安定なデータをメモリに書き込んだと
すると、誤ったデータが記憶されてしまうことになる。
つまり、ＣＰＵ２がバスライン７１を介してデータを出
力した直後、制御回路７２が直ちにＣＳ信号および書き
込み許可信号を出力すると誤動作の虞がある。

【０００８】このため制御回路は、ＣＳ信号の出力後、
一定時間遅らせて書き込み許可信号をメモリに出力する
ようにしている。制御回路がこのような時間差を発生さ
せることによって、バスライン７１上のデータの安定を
待って書き込み処理を行うことが可能になる。尚、ＣＰ
Ｕ２からデータの読み出し指令があった場合も同様で、
安定したデータを読み出すために、制御回路はメモリの
Ｒ入力に一定時間遅らせて読み出し許可信号を出力す
る。

【０００９】制御回路からの書き込み許可信号や読み出
し許可信号を一定時間遅らせる方法としては、遅延回路
や論理回路が用いられている。制御回路に内蔵されてい
る遅延回路等の回路構成を組替えることで、遅延時間の
調整が可能となる。

【００１０】

【発明が解決しようとする課題】従来の制御信号発生装
置には、以下のような問題があった。上記のように、デ
ータ内容の安定を待って処理を行うため、制御回路はＣ
Ｓ信号の発信後、一定時間遅らせて書き込み許可信号等
をメモリに出力する。そして、このような時間差を発生
させるために遅延回路や論理回路が用いられている。

【００１１】ここで、この遅延時間、つまりデータ内容
が安定するまでの時間は、制御対象（例えばメモリ）に
よって区々であり、これら制御対象に応じて遅延時間を
設定する必要がある。ところが、遅延回路や論理回路の
構成によって時間差を発生させている従来の制御回路に
おいては、遅延時間を変更する場合、回路構成の組み替
えを行わなければならない。すなわち、様々な遅延時間
に柔軟に対応することができない。

【００１２】また、各制御回路に付与されている個別上
位アドレスも、制御回路内の回路構成を組み替えること
によって特定されている。したがって、個別上位アドレ
スの変更を容易に行うことができない。

【００１３】以上のように、従来の制御回路は汎用性に
乏しく、例えば遅延時間や個別上位アドレスなどを変更
しようとする場合、回路の組み替え作業が必要であると
いう問題があった。そこで本発明は、アドレス設定値や
タイミング設定値を書き換えることにより、容易に発生
信号を制御することができる制御信号発生装置の提供を
目的とする。

【００１４】

【課題を解決するための手段】請求項１の制御信号発生
装置は、アドレス信号と動作信号とを受けて、アドレス
選択信号およびタイミング信号を出力する制御信号発生
装置において、書き換え可能なアドレス設定値を記憶す
るアドレス設定値記憶手段、書き換え可能なタイミング
設定値を記憶するタイミング設定値記憶手段、ハードウ
エア的に固定された初期アドレス値を記憶する初期アド
レス値記憶手段、アドレス信号、およびアドレス設定値
もしくは初期アドレス値に基づいてアドレス一致信号を
出力するアドレス一致信号出力手段、動作信号、アドレ
ス一致信号、およびタイミング設定値に基づいてアドレ
ス選択信号およびタイミング信号を出力するタイミング
制御手段、を備えたことを特徴とする。

【００１５】請求項２の制御信号発生装置は、初期モー
ド信号が与えられていないときは、アドレス一致信号出
力手段は、初期アドレス値に基づくアドレス一致信号を
出力しない、ことを特徴とする制御信号発生装置。

【００１６】請求項３の制御信号発生装置は、前記モー
ド切り換え信号を出力するモード切り換えレジスタ書き
換え可能なモード切り換えレジスタアドレス値を記憶す
るモード切り換えレジスタアドレス値記憶手段、を備え
ており、モード切り換えレジスタのアドレスを前記モー
ド切り換えレジスタアドレス値によって決定する、こと
を特徴とする制御信号発生装置。

【００１７】

【作用】請求項１の制御信号発生装置においては、アド
レス設定値またはタイミング設定値が書き換え可能であ
る。したがって、これらの設定値を任意に変更すること
ができる。

【００１８】さらに、アドレス一致信号出力手段は、ア
ドレス信号、およびアドレス設定値もしくは初期アドレ
ス値に基づいてアドレス一致信号を出力する。したがっ
て、未だアドレス設定値記憶手段にアドレス設定値が記
憶されていない場合でも、初期アドレス値に基づいてア
ドレス一致信号を出力することができる。

【００１９】請求項２の制御信号発生装置においては、
初期モード信号が与えられていないときは、アドレス一
致信号出力手段は、初期アドレス値に基づくアドレス一
致信号を出力しない。したがって、初期モード信号を与
えなければ、初期アドレス値に基づくアドレス一致信号
の出力を禁止することができ、他の記憶手段に付与され
ているアドレスと同じ値を初期アドレス値として用いる
ことができる。

【００２０】請求項３の制御信号発生装置においては、
モード切り換えレジスタのアドレスをモード切り換えレ
ジスタアドレス値によって決定する。したがって、モー
ド切り換えレジスタのアドレスを自在に変更することが
できる。

【００２１】

【実施例】まず、制御信号発生装置の基本的構成および
その動作を説明する。図４は本実施例における制御信号
発生装置１０のブロック図であり、図１２に示される制
御回路７２、７４…の代わりとして設けられる。

【００２２】すなわち、この制御信号発生装置１０には
それぞれ個別上位アドレスが付与されており、バスライ
ン７０を通じて送信されるアドレスデータを取り込んで
自己の個別上位アドレスが指定されたか否かを判別す
る。また、この制御信号発生装置１０は、自己の個別上
位アドレスが指定された場合、メモリに向けてＣＳ信号
を出力する。さらに、ＣＳ信号出力後、一定時間遅らせ
て書き込み信号または読み出し信号を出力し、バスライ
ン７１上のデータが安定するのを待って処理を行う。

【００２３】まず、図４に基づいて、制御信号発生装置
１０がアドレスデータを取り込み、自己の個別上位アド
レスが指定されたかを判別する場合の動作を説明する。
図に示すように、制御信号発生装置１０内には設定レジ
スタ８が設けられており、この設定レジスタ８には設定
アドレス情報および設定制御情報が記憶されている。設
定アドレス情報および設定制御情報の詳細な内容を図６
に掲げる。例えば、設定アドレス情報として、個別上位
アドレス（００１０００００）₂およびマスクビット
（０００１１１１１）₂が記憶されているとする。この
マスクビット（０００１１１１１）₂は、個別上位アド
レス（００１０００００）₂の中から後の５桁を排除す
ることを示しており、その結果、この制御信号発生装置
１０の個別上位アドレスは（００１）₂であることが認
識される。

【００２４】制御信号発生装置１０には、さらに比較器
Ｈ１が設けられている。この比較器Ｈ１は、上記設定ア
ドレス情報と、バスライン７０を通じてＣＰＵ２から送
信されるアドレスデータ（図１２参照）とを取り込み、
これらを比較する。そして、両者が一致する場合に、タ
イミング制御回路６に向けてアドレス一致信号を出力す
る。

【００２５】今、仮にバスライン７０を通じてＣＰＵ２
からアドレスデータ（００１１０１００）₂が送信され
たとする。このアドレスデータの中、前の３桁（００
１）₂が上位アドレスを示している。比較器Ｈ１はアド
レスデータ（００１１０１００）2を取り込むと同時
に、設定レジスタ８から設定アドレス情報を読み込む。
この場合、設定アドレス情報は、前に述べたように個別
上位アドレス（００１）₂として認識されるので、この
制御信号発生装置１０は自己の個別上位アドレスが指定
されたことを知り、アドレス一致信号を出力する。

【００２６】次に、アドレス一致信号を受け取ったタイ
ミング制御回路６の動作の詳細を説明する。例えばこの
場合、ＣＰＵ２からはデータの書き込みの指令が与えら
れているとする。具体的には、ＣＰＵ２からのＲ／Ｗ信
号が、書き込みを指示するＬ信号として与えられる（図
４、図１２参照）。Ｒ／Ｗ信号としてのこのＬ信号は、
直接、タイミング制御回路６内に取り込まれる。なお、
図７に各種の信号出力のタイミングチャートを掲げる。

【００２７】タイミング制御回路６の詳細な回路構成を
図５に示す。まず、比較器Ｈ１（図４）からのアドレス
一致信号は、アンド回路Ｄ１に与えられ、有効信号（１
１１１１１１１）₂が入力されていることを条件に、メ
モリに向けてＣＳ信号が出力される（図７のタイミング
チャートおよび図４、図１２参照）。この有効信号は設
定レジスタ８内に記憶されており、電源入力時のプログ
ラム起動後、各データが安定した時点で（００００００
００）₂から（１１１１１１１１）₂に書き換えられる。

【００２８】ＣＳ信号がメモリに対して出力されるとと
もに、タイミング制御回路６内のタイマー５２、５３、
５４がスタートするようになっている。更に、アドレス
一致信号は反転回路Ｋ１を介し、フリップフロップＦ
１、Ｆ２、Ｆ３のＲ入力に与えられ、各フリップフロッ
プをリセットする。

【００２９】一方、ＣＰＵ２からは、前述のようにＲ／
Ｗ信号がＬ信号としてタイミング制御回路６に与えられ
ている（図７のタイミングチャート参照）。このＬ信号
は反転回路Ｋ２によりＨ信号となってアンド回路Ｄ３に
与えられる。また、アンド回路Ｄ３には、設定レジスタ
８（図４）に記憶されている設定制御情報の中から、書
き込み可能信号が取り込まれる。

【００３０】この場合の書き込み可能信号は、図６に示
すように（１１１１１１１１）₂であり、その結果、ア
ンド回路Ｄ３は書き込みが許されていることを認識して
信号を出力する。この書き込み可能信号自体も、自在に
書き換え制御できるようになっている。書き込み可能信
号を（００００００００）₂にしておけば、このタイミ
ング制御回路６からの書き込み許可信号の出力を禁止す
ることができ、メモリをデータ読み出し専用にすること
ができる。なお、同様に読み出し可能信号を（００００
００００）₂にすれば、読み出しを禁止することができ
る。

【００３１】アンド回路Ｄ３からの出力信号は、まず、
アンド回路Ｄ５に取り込まれる。そして、アンド回路Ｄ
５はメモリに向けて書き込み許可信号を出力するため、
フリップフロップＦ２から信号が与えられるのを待つ状
態になる。また、アンド回路Ｄ３からの出力信号は、オ
ア回路Ｇ１を介してアンド回路Ｄ６にも取り込まれる。
このアンド回路Ｄ６も、フリップフロップＦ３からの信
号を待って応答信号を出力する。

【００３２】一方、比較器Ｈ３はタイマー５３からのタ
イマー、および書き込み信号設定値を取り込み、これら
を比較する。この書き込み信号設定値は、設定レジスタ
８内に設定制御情報として記憶されている。この場合の
書き込み信号設定値としては、図６に示すように（００
１１００００）₂が記憶されており、これは３０μSECに
対応している。つまり、比較器Ｈ３は、アドレス一致信
号によってタイマー５３がスタートした後、３０μSEC
経過時点で、フリップフロップＦ２のＳ入力に向けて信
号出力を行う（図７のタイミングチャート参照）。

【００３３】フリップフロップＦ２のＳ入力への信号入
力に伴い、フリップフロップＦ２はアンド回路Ｄ５に信
号を与える。こうして、アンド回路Ｄ５からは、メモリ
のＷ入力に向けて書き込み許可信号が出力され、メモリ
はバスライン７１を介して送られるデータの書き込み処
理を行う（図４、図１２参照）。

【００３４】また、比較器Ｈ４もタイマー５４からのタ
イマー、および応答信号設定値を取り込みこれらを比較
している。この応答信号設定値も設定レジスタ８内に記
憶されており、（０１０１００１０）₂と設定されてい
る。この設定値は４０μSECに対応している。つまり、
比較器Ｈ４は４０μSEC経過時点（上記書き込み許可信
号出力後１０μSEC経過時点）で、フリップフロップＦ
３のＳ入力に向けて信号出力を行う（図７のタイミング
チャート参照）。

【００３５】フリップフロップＦ３のＳ入力への信号入
力に伴い、フリップフロップＦ３はアンド回路Ｄ６に信
号を与える。こうして、アンド回路Ｄ６からは、ＣＰＵ
２に向けて応答信号が出力され、ＣＰＵ２はデータの書
き込み処理が終了したことを認識して次の処理動作を開
始する（図４、図１２参照）。

【００３６】なお、設定レジスタ８には設定制御情報と
して読み出し信号設定値（０００１１０００）₂も記憶
されている。この設定値は１０μSECに対応しており、
１０μSEC経過時点でアンド回路Ｄ４から読み出し許可
信号が出力されるようになっている。

【００３７】以上が制御信号発生装置１０の信号発生動
作である。ここで、設定レジスタ８内に記憶されている
各データは、ＣＰＵ２からの制御に基づいて自在に書き
換え可能になっている。これらのデータ書き換えによっ
て、例えば個別上位アドレスを容易に変更することがで
き、装置の汎用性を高めることができる。また、読み出
し信号設定値、書き込み信号設定値、応答信号設定値な
ども自在に書き換えることができる（図６参照）。つま
り、これらに対応してタイミング制御回路６から出力さ
れる読み出し許可信号、書き込み許可信号、応答信号の
出力時間を任意に変更することができる。さらに、読み
出し可能信号、書き込み可能信号の変更も容易である
（図６参照）。

【００３８】以下に、図８を用いて、設定レジスタ８内
のデータ書き換え動作の詳細を説明する。まず、設定レ
ジスタ８内のデータの書き換えを行う場合、ＣＰＵ２は
バスライン７０を通じてアドレスデータを出力する。
今、仮にアドレスデータ（００００１００１）₂が出力
されたとする。このアドレスデータの中、前の５桁が上
位設定アドレスを示しており、上位設定アドレス（００
００１）₂は比較器Ｈ５に取り込まれる。

【００３９】一方、個別上位設定アドレス値回路３５に
は、設定レジスタ８に付与された個別上位設定アドレス
値（００００１）₂が記憶されている。前述のように、
設定レジスタが内蔵された制御信号発生装置は、各メモ
リに対応して複数設けられているので（図１２の制御回
路７２、７４…参照）、それぞれの設定レジスタを特定
するための個別上位設定アドレス値が付与され記憶され
ている。

【００４０】比較器Ｈ５はこの個別上位設定アドレス値
（００００１）₂を取り込み、バスライン７０を通じて
与えられた上位設定アドレス（００００１）₂と比較す
る。この場合、両者は一致するので、比較器Ｈ５は設定
レジスタ８に向けて設定レジスタ一致信号を出力する。
この設定レジスタ一致信号を受けて設定レジスタ８は、
自己が指定されたことを知り、記憶しているデータを書
き換えるべきことを認識する。

【００４１】また、設定レジスタ８には、バスライン７
０を通じて下位設定アドレスが与えられている。この下
位設定アドレスは、設定レジスタ８内の各データ（図
６）の中、いずれのデータを書き換えるのか、つまり設
定レジスタ８内の記憶領域を特定している。具体的に
は、アドレスデータ（００００１００１）₂の後の３桁
（００１）₂が下位設定アドレスを示している。例え
ば、（００１）₂に対応する記憶領域が応答信号設定値
の記憶場所であれば、この応答信号設定値の書き換えを
行うべきことが認識される。

【００４２】新たに書き込まれる応答信号設定値のデー
タは、バスライン７１を通じてＣＰＵ２から与えられ
る。なお、図１２においては、バスライン７１のデータ
は制御回路に取り込まれていないが、この例ではバスラ
イン７１は各制御信号発生装置の設定レジスタに接続さ
れている（図示せず）。例えば、バスライン７１から
（０１０１０１１１）₂が与えられ、応答信号設定値と
してこの新たなデータが記憶される。

【００４３】以上のようにして設定レジスタ８内のデー
タは、ＣＰＵ２からの指令に基づいて容易に書き換えら
れる。なお、個別上位アドレス、書き込み信号設定値、
読み出し信号設定値などについても同様の動作を経て、
設定値の変更が行われる。

【００４４】次に、設定レジスタ８内のデータ書き換え
に関する他の構成を図９に示す。この構成においては、
比較器Ｈ５から出力された設定アドレス一致信号は、一
旦、アンド回路Ｄ７に取り込まれる。そして、この比較
器Ｈ５にＣＰＵ２からの状態制御信号が与えられて初め
て設定レジスタ８に信号が出力されるようになってい
る。

【００４５】このように、バスライン７０を通じて、例
えばアドレスデータ（００００１００１）₂が出力され
ても、状態制御信号が与えられない限り設定レジスタ８
内のデータの書き換えが実行されることはない。すなわ
ち、通常の動作時に、設定レジスタ８内のデータ書き換
えを禁止するようにすれば、上記アドレス（００００１
００１）₂を他のメモリの個別アドレスとして付与する
ことができる。こうして、各記憶領域に対し、アドレス
の値を効率的に付与することが可能になる。

【００４６】図４に対応する他の構成を図１０に示す。
これはアドレス一致信号の出力制御の他の構成例であ
る。図に示すように、アドレス一致信号は一旦、アンド
回路Ｄ８に取り込まれる。そして、このアンド回路Ｄ８
には、設定アドレス一致信号が反転回路Ｋ３を介して与
えられるようになっている。つまり、設定アドレス一致
信号が出力され、設定レジスタ８内のデータ書き換えが
行われている間は、アドレス一致信号の出力が禁止され
ている状態になる。こうして、データ書き換え中に、誤
ってアドレス一致信号が出力されてしまうことを回避す
ることができ、誤動作を確実に防止することができる。

【００４７】次に、図１１に他の構成による回路を示
す。前に述べたようにＣＰＵ２は複数の制御信号発生装
置、メモリを制御しており（図１２参照）、それぞれの
制御信号発生装置内に設定レジスタやタイミング制御回
路が設けられている。図１１に示す回路構成では、この
中からタイミング制御回路を抜き出し、マルチプレクサ
３０を介してタイミング制御回路６の共有化を図ろうと
するものである。以下に詳細を説明する。

【００４８】バスライン７０を通じて与えられるアドレ
スデータは、各比較器Ｈ６、Ｈ７、Ｈ８に取り込まれ、
それぞれの設定レジスタ８１、８２、８３の個別上位ア
ドレスと比較される。そして、アドレスデータと一致す
る比較器からアドレス一致信号が出力される。このアド
レス一致信号は、まず、マルチプレクサ３０に取り込ま
れる。マルチプレクサ３０は、アドレス一致信号に基づ
いて設定レジスタを選択し、その設定レジスタから所定
の設定制御情報を取り込んでタイミング制御回路６に与
える。

【００４９】なお、比較器から出力されるアドレス一致
信号は、オア回路Ｇ２を介してタイミング制御回路６に
与えられるようになっている。また、タイミング制御回
路６には、ＣＰＵ２からのＲ／Ｗ信号も与えられてい
る。こうして、タイミング制御回路６は、メモリに向け
て各種信号（ＣＳ信号、Ｒ信号、Ｗ信号など）を出力す
る。以上のようにタイミング制御回路を共有化すること
によって、製品のコストダウンを図ることができる。

【００５０】次に、本発明に係る制御信号発生装置の一
実施例を図１に基づいて説明する。この図１は図４に対
する実施例であり、制御信号発生装置１０内には、初期
アドレス値記憶手段である第一の初期アドレス発生回路
３、比較器Ｈ９、およびアドレス一致信号出力手段とし
てのオア回路Ｇ４が設けられている。また、図１に示す
制御信号発生装置１０は、ＲＯＭ９３のデータ制御用と
して設けられているものである。各部の機能、動作を以
下に説明する。

【００５１】制御信号発生装置内の設定レジスタには、
上述のように設定アドレス情報や設定制御情報の各種の
データが記憶されている。そして、これらの設定データ
に基づいて、メモリに対する処理制御が行われている。
ここで、コンピュータの電源入力直後においては、各制
御信号発生装置内の設定レジスタには、所定のデータが
書き込まれていない状態にある。このため電源が入力さ
れると、ＣＰＵはまずＲＯＭ９３の先頭番地から、順
次、記憶されている初期プログラムを読み出して実行
し、このプログラムにしたがってそれぞれの設定レジス
タに所定のデータを書き込み、記憶させる。

【００５２】ところが、図１に示すように、ＲＯＭ９３
の制御信号発生装置１０自体にも設定レジスタ８が設け
られており、電源入力直後はこの設定レジスタ８にも設
定アドレス情報等が記憶されていない。したがって、Ｃ
ＰＵがアドレスデータを出力したとしても、ＲＯＭ９３
を指定することができず、ＲＯＭ９３に格納されている
初期プログラムそのものを取り込めないことになってし
まう。

【００５３】このような不都合を解消するために、本実
施例では第一の初期アドレス発生回路３および比較器Ｈ
９が設けられている。この第一の初期アドレス発生回路
３には、ＲＯＭ９３を示す初期アドレスとして、例えば
（０００）₂がハードウエア的に設定されている。ハー
ドウエア的に設定されているため、電源入力直後であっ
ても（０００）₂の信号が確実に出力されるようになっ
ている。そして、第一の初期アドレス発生回路３から出
力された初期アドレス（０００）₂は、比較器Ｈ９に取
り込まれる。

【００５４】一方、ＣＰＵは電源入力直後、ＲＯＭ９３
にアクセスするため、バスライン７０を通じてアドレス
データ（０００）₂を出力する。そして、このアドレス
データ（０００）₂も比較器Ｈ９に取り込まれる。こう
して比較器Ｈ９は、双方の信号が一致したことにより自
己のメモリ、すなわちＲＯＭ９３が指定されたことを認
識してアドレス一致信号を出力する。このアドレス一致
信号はオア回路Ｇ４を通じてタイミング制御回路６に与
えられる。

【００５５】以上のようにしてＣＰＵはＲＯＭ９３にア
クセスし、ＲＯＭ９３内の初期プログラムを取り込み、
それぞれの制御信号発生装置内の設定レジスタに設定デ
ータを書き込む。そして、各設定レジスタ内のデータに
基づき、他のメモリへのアクセスを行い、以後、所定の
処理を実行する。なお、図１に示すように、オア回路Ｇ
４には比較器Ｈ１からのアドレス一致信号も与えられる
ようになっており、通常の動作時においても、タイミン
グ制御回路６に向けてアドレス一致信号が出力される。

【００５６】図２に他の実施例を掲げる。これは、図１
に示した制御信号発生装置に、更にアンド回路Ｄ９を設
けたものである。アンド回路Ｄ９には、上述の比較器Ｈ
９から出力されるアドレス一致信号と伴に、ＣＰＵから
出力されるモード切り換え信号が与えられるようになっ
ている。すなわち、ＣＰＵからのモード切り換え信号
が、Ｈレベル（初期モード信号）として与えられない限
り、アドレス一致信号がタイミング制御回路６に出力さ
れることはない。

【００５７】ＣＰＵは、電源入力直後にまず、比較器Ｈ
９に向けてこのモード切り換え信号をＨレベルとして出
力する。このため、図１に基づいて説明したように、バ
スライン７０を通じて比較器Ｈ９にアドレスデータ（０
００）₂が与えられた場合、比較器Ｈ９はアドレス一致
信号を出力する。そして、これに基づいてＣＰＵはＲＯ
Ｍ９３にアクセスし、初期プログラムを取り込む。

【００５８】こうして、初期プログラムを取り込んだ
後、ＣＰＵはモード切り換え信号をＬレベルにする。す
なわち、この後は、バスライン７０を通じてアドレスデ
ータ（０００）₂が与えられたとしても、アンド回路Ｄ
９からアドレス一致信号が出力されることはない。以
後、ＣＰＵからのＲＯＭ９３に対するアドレス指定は、
設定レジスタ８内に記憶されている設定アドレス情報に
基づいて行われる。

【００５９】モード切り換え信号をＬレベルにしたこと
によって、アドレスデータ（０００）2を他のメモリの
個別アドレスとして付与することができる。つまり、各
記憶領域に対し、アドレスの値を効率的に付与すること
が可能になる。

【００６０】図３に、上記モード切り換え信号を制御す
るための回路構成を示す。モード切り換えレジスタ７７
にはモード切り換え情報が記憶されており、ここからモ
ード切り換え信号がアンド回路Ｄ９（図２）に向けて出
力されるようになっている。上に述べたように、電源入
力直後はモード切り換え信号をＨレベルとして出力する
必要があるため、モード切り換えレジスタ７７は電源が
入力されると、自動的に「１」を出力するようになって
いる。そして、同時にこの「１」がモード切り換え情報
として記憶される。

【００６１】アンド回路Ｄ９にこのモード切り換え信号
「１」が与えられることによって、ＣＰＵはＲＯＭ９３
にアクセスし、初期プログラムを実行して各設定レジス
タに所定のデータを書き込む。このとき、ＣＰＵはモー
ドアドレス設定レジスタ７９にも、設定アドレス情報お
よび設定制御情報を書き込む。このモードアドレス設定
レジスタ７９は、モード切り換えレジスタ７７に対して
付与される個別アドレスを記憶するものである。

【００６２】このモードアドレス設定レジスタ７９への
データ書き込みは、次のようにして行われる。モードア
ドレス設定レジスタ７９自体の個別アドレスは、第二の
初期アドレス発生回路１７にハードウエア的に記憶され
ており、この個別アドレス、例えば（０１０）₂は比較
器Ｈ１１に向けて出力されている。一方、ＣＰＵはモー
ドアドレス設定レジスタ７９を指定するため、バスライ
ン７０を通じてアドレスデータ（０１０）₂を比較器Ｈ
１１に与える。比較器Ｈ１１は両信号の一致によってア
ンド回路Ｄ１１に信号出力を行う。

【００６３】ここで、アンド回路Ｄ１１には、モード切
り換えレジスタ７７から出力されるモード切り換え信号
が取り込まれている。この時点では、モード切り換え信
号はＨレベル「１」であるため、アンド回路Ｄ１１は、
上記比較器Ｈ１１からの信号を受けてモードアドレス設
定レジスタ７９に信号出力を行う。こうしてモードアド
レス設定レジスタ７９は、初期的動作として自己にデー
タを書き込むべきことを認識し、バスライン７１を通じ
てＣＰＵから与えられるデータ、例えば（１００）₂を
取り込み記憶する。前に述べたように、ここで書き込ん
だデータ（１００）₂が、モード切り換えレジスタ７７
に付与された個別アドレスである。

【００６４】以上のようにして、ＣＰＵは各設定レジス
タへのデータ書き込み等の処理、つまり初期プログラム
の実行処理を終了する。そして、通常処理に入るため、
図２に基づいて説明したように、モード切り換え信号を
Ｌレベル「０」にする。このモード切り換え信号を
「０」にするための動作を以下に説明する。

【００６５】この場合ＣＰＵは、第三の初期アドレス発
生回路２７に記憶されている個別アドレスを用いて、モ
ード切り換えレジスタ７７にアクセスを行う。この第三
の初期アドレス発生回路２７には、個別アドレス、例え
ば（０１１）₂がハードウエア的に記憶されている。Ｃ
ＰＵはこの（０１１）₂をバスライン７０を通じて比較
器Ｈ１２に与え、比較器Ｈ１２は両信号の一致に基づい
てアンド回路Ｄ１２にう信号出力を行う。

【００６６】ここで、アンド回路Ｄ１２には、モード切
り換えレジスタ７７から出力されるモード切り換え信号
が取り込まれている。この時点では、モード切り換え信
号は未だＨレベル「１」であるため、アンド回路Ｄ１２
は、上記比較器Ｈ１２からの信号を受けてオア回路Ｇ
５、タイミング制御回路８９を通じてモード切り換えレ
ジスタ７７に信号を出力する。こうして、モード切り換
えレジスタ７７が指定され、モード切り換え信号がＨレ
ベル「１」からＬレベル「０」に切り換えられる。

【００６７】以上のようにして、モード切り換え信号が
「０」に切り換わり、図２におけるアンド回路Ｄ９に与
えられる。そして、以後通常の処理動作が開始される。
ところが、通常動作中に、設定レジスタ内のデータを書
き換える必要が生じることがある。この場合、モード切
り換えレジスタ７７から出力されるモード切り換え信号
を、電源入力直後と同様に、再び「１」にしなければな
らない。

【００６８】このときは、モードアドレス設定レジスタ
７９に記憶させた個別アドレス（１００）₂を用いて、
モード切り換えレジスタ７７にアクセスする。具体的に
は、ＣＰＵはバスライン７０を通じて、アドレスデータ
（１００）₂を比較器Ｈ１０に与える。そして、比較器
Ｈ１０はモードアドレス設定レジスタ７９に記憶されて
いる（１００）₂を取り込み、一致信号をアンド回路Ｄ
１０に向けて出力する。

【００６９】ここで、アンド回路Ｄ１０には、モード切
り換えレジスタ７７からのモード切り換え信号が、反転
回路Ｋ４を介して与えられるようになっている。この時
点では、モード切り換え信号は「０」であり、反転回路
Ｋ４によって反転されてＨレベル「１」としてアンド回
路Ｄ１０に取り込まれる。したがって、アンド回路Ｄ１
０からは信号が出力され、オア回路Ｇ５、タイミング制
御回路８９を通じてモード切り換えレジスタ７７に入力
される。

【００７０】以上のようにしてＣＰＵはモード切り換え
レジスタ７７にアクセスを行い、モード切り換え信号を
Ｌレベル「０」からＨレベル「１」に切り換える。

【００７１】

【発明の効果】請求項１の制御信号発生装置において
は、アドレス設定値またはタイミング設定値が書き換え
可能である。すなわち、これらの設定値を任意に変更す
ることができる。

【００７２】したがって、設定値の変更により制御信号
発生装置の汎用性を高めることができる。

【００７３】さらに、アドレス一致信号出力手段は、ア
ドレス信号、およびアドレス設定値もしくは初期アドレ
ス値に基づいてアドレス一致信号を出力する。すなわ
ち、未だアドレス設定値記憶手段にアドレス設定値が記
憶されていない場合でも、初期アドレス値に基づいてア
ドレス一致信号を出力することができる。

【００７４】したがって、例えば電源入力直後、アドレ
ス設定値の書き込み前であっても、ハードウエア的に固
定された初期アドレス値に基づいてアクセスを行うこと
ができる。

【００７５】請求項２の制御信号発生装置においては、
初期モード信号が与えられていないときは、アドレス一
致信号出力手段は、初期アドレス値に基づくアドレス一
致信号を出力しない。すなわち、初期モード信号を与え
なければ、初期アドレス値に基づくアドレス一致信号の
出力を禁止することができ、他の記憶手段に付与されて
いるアドレスと同じ値を初期アドレス値として用いるこ
とができる。

【００７６】したがって、他の記憶手段との間でアドレ
ス設定値を効率的に付与することが可能となる。

【００７７】請求項３の制御信号発生装置においては、
モード切り換えレジスタのアドレスをモード切り換えレ
ジスタアドレス値によって決定する。すなわち、モード
切り換えレジスタのアドレスを自在に変更することがで
きる。

【００７８】したがって、アドレス値の自由度を高める
ことができる。

【図面の簡単な説明】

【図１】本発明に係る制御信号発生装置の一実施例を示
す回路図である。

【図２】本発明に係る制御信号発生装置の他の実施例を
示す回路図である。

【図３】図２におけるモード切り換え信号を制御するた
めの回路図である。

【図４】制御信号発生装置の基本的構成を示す回路図で
ある。

【図５】図４のタイミング制御回路の詳細な回路図であ
る。

【図６】図４の設定レジスタ内の記憶データの内容を示
す図である。

【図７】各種の出力信号のタイミングチャートである。

【図８】他の制御信号発生装置を示す回路図である。

【図９】図８に示す回路の他の実施例である。

【図１０】図４に示す回路の他の実施例である。

【図１１】タイミング制御回路を共有化した場合の回路
図である。

【図１２】従来のデータ制御の概略を示す回路図であ
る。

【符号の説明】

３・・・・・第一の初期アドレス発生回路６・・・・・タイミング制御回路８・・・・・設定レジスタ１０・・・・制御信号発生装置１７・・・・第二の初期アドレス発生回路２７・・・・第三の初期アドレス発生回路７７・・・・モード切り換えレジスタ７９・・・・モードアドレス設定レジスタＤ９・・・・比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者山田伸吾京都府京都市右京区花園土堂町10番地オムロン株式会社内

Claims

【特許請求の範囲】

【請求項１】アドレス信号と動作信号とを受けて、アド
レス選択信号およびタイミング信号を出力する制御信号
発生装置において、書き換え可能なアドレス設定値を記憶するアドレス設定
値記憶手段、書き換え可能なタイミング設定値を記憶するタイミング
設定値記憶手段、ハードウエア的に固定された初期アドレス値を記憶する
初期アドレス値記憶手段、アドレス信号、およびアドレス設定値もしくは初期アド
レス値に基づいてアドレス一致信号を出力するアドレス
一致信号出力手段、動作信号、アドレス一致信号、およびタイミング設定値
に基づいてアドレス選択信号およびタイミング信号を出
力するタイミング制御手段、を備えたことを特徴とする制御信号発生装置。
【請求項２】請求項１の制御信号発生装置において、初期モード信号が与えられていないときは、アドレス一
致信号出力手段は、初期アドレス値に基づくアドレス一
致信号を出力しない、ことを特徴とする制御信号発生装置。
【請求項３】請求項２の制御信号発生装置において、前記モード切り換え信号を出力するモード切り換えレジ
スタ書き換え可能なモード切り換えレジスタアドレス値
を記憶するモード切り換えレジスタアドレス値記憶手
段、を備えており、モード切り換えレジスタのアドレスを前記モード切り換
えレジスタアドレス値によって決定する、ことを特徴とする制御信号発生装置。