JPH05334202A - Ｒａｍのチェック方法 - Google Patents
Ｒａｍのチェック方法Info
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- JPH05334202A JPH05334202A JP4141853A JP14185392A JPH05334202A JP H05334202 A JPH05334202 A JP H05334202A JP 4141853 A JP4141853 A JP 4141853A JP 14185392 A JP14185392 A JP 14185392A JP H05334202 A JPH05334202 A JP H05334202A
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Abstract
(57)【要約】
【目的】ＲＡＭまたはデータ線の異常とアドレス線異常
とを分離できるＲＡＭのチェック方法を提供する。 【構成】ＲＡＭの全領域クリア後、テスト対象番地を先
ず先頭番地とし、手段１を介しこの番地の内容が“０”
であることを確認し、“０”でなければアドレス線不良
とする。次に手段２を介しこの番地にチェック用データ
“０００…０１”を書込み、このチェック用データが正
しく書込まれたことを手段３を介し確認し、この書込が
不良の場合ＲＡＭまたはデータ線不良とする。次に手段
４を介しテスト用データＤＹを１ビット左シフトして同
番地に書込み上記と同様な書込確認を行い、この書込確
認を最上位ビットが“１”のテスト用データに到るまで
行う。次は手段５を介しテスト対象番地を１つ進め以上
と同様の確認を行い、以下同様に全番地について前記の
書込確認が行われればＲＡＭ良とする。
とを分離できるＲＡＭのチェック方法を提供する。 【構成】ＲＡＭの全領域クリア後、テスト対象番地を先
ず先頭番地とし、手段１を介しこの番地の内容が“０”
であることを確認し、“０”でなければアドレス線不良
とする。次に手段２を介しこの番地にチェック用データ
“０００…０１”を書込み、このチェック用データが正
しく書込まれたことを手段３を介し確認し、この書込が
不良の場合ＲＡＭまたはデータ線不良とする。次に手段
４を介しテスト用データＤＹを１ビット左シフトして同
番地に書込み上記と同様な書込確認を行い、この書込確
認を最上位ビットが“１”のテスト用データに到るまで
行う。次は手段５を介しテスト対象番地を１つ進め以上
と同様の確認を行い、以下同様に全番地について前記の
書込確認が行われればＲＡＭ良とする。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭ異常のみならずア
ドレス線，データ線の異常の検出を可能とするＲＡＭの
チェック方法に関する。なお以下各図において同一の符
号は同一もしくは相当部分を示す。
ドレス線，データ線の異常の検出を可能とするＲＡＭの
チェック方法に関する。なお以下各図において同一の符
号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】図３はＲＡＭの一般的な構造を示し、ま
た図４は従来のＲＡＭのチェック方法を示すフローチャ
ートである。なお図４において２０１〜２０９の符号は
同図中のステップを示す。図３中のＲＡＭ０２はシステ
ム中のメモリアドレスのｍ番地からｎ番地まで割付けら
れており、データのビット幅はＬビットでＲＡＭ容量は
（ｎ−ｍ）×Ｌである。従来は図３の構造のＲＡＭのチ
ェックを行う場合、図３に示す通り先頭アドレスである
ｍ番地に“１０１０・・・・１０”のデータ（Ｌ＝８の
場合０ＡＡＨ）をライトし（２０１，２０２）、その後
同アドレスをリードして得られたデータがライトデータ
と一致し（２０３、２０４，分岐ｙ）、かつ同アドレス
に先のライトデータの反転データである“０１０１・・
・・０１”（Ｌ＝８の場合５５Ｈ）をライトし（２０
５）、このライトデータが次に同アドレスをリードした
データと一致したときに（２０６、２０７，分岐ｙ）、
このアドレスを良と判断する。これらのリードアフター
ライト試験をＲＡＭ０２の全領域ｍ〜ｎについて行い
（２０８、２０９，分岐ｎ、→２０２〜２０８の繰返
し）、全て一致したときに（２０９，分岐ｙ）、ＲＡＭ
および付随する周辺回路の機能を正常と判定していた。
た図４は従来のＲＡＭのチェック方法を示すフローチャ
ートである。なお図４において２０１〜２０９の符号は
同図中のステップを示す。図３中のＲＡＭ０２はシステ
ム中のメモリアドレスのｍ番地からｎ番地まで割付けら
れており、データのビット幅はＬビットでＲＡＭ容量は
（ｎ−ｍ）×Ｌである。従来は図３の構造のＲＡＭのチ
ェックを行う場合、図３に示す通り先頭アドレスである
ｍ番地に“１０１０・・・・１０”のデータ（Ｌ＝８の
場合０ＡＡＨ）をライトし（２０１，２０２）、その後
同アドレスをリードして得られたデータがライトデータ
と一致し（２０３、２０４，分岐ｙ）、かつ同アドレス
に先のライトデータの反転データである“０１０１・・
・・０１”（Ｌ＝８の場合５５Ｈ）をライトし（２０
５）、このライトデータが次に同アドレスをリードした
データと一致したときに（２０６、２０７，分岐ｙ）、
このアドレスを良と判断する。これらのリードアフター
ライト試験をＲＡＭ０２の全領域ｍ〜ｎについて行い
（２０８、２０９，分岐ｎ、→２０２〜２０８の繰返
し）、全て一致したときに（２０９，分岐ｙ）、ＲＡＭ
および付随する周辺回路の機能を正常と判定していた。
【０００３】
【発明が解決しようとする課題】しかしながら上述した
従来のＲＡＭのチェック方法には次の，の２つの問
題点がある。 ハードウェアの構成次第によってはチェック洩れを生
ずる。 アドレス線の異常（短絡，切断）検出が不可能であ
る。
従来のＲＡＭのチェック方法には次の，の２つの問
題点がある。 ハードウェアの構成次第によってはチェック洩れを生
ずる。 アドレス線の異常（短絡，切断）検出が不可能であ
る。
【０００４】まずの問題点について説明する。図５は
プリント板上でデータ線ＤO 〜ＤL- 1 が規則正しく並ん
でいる場合の短絡例を示し、図６は同じくデータ線ＤO
〜Ｄ L-1 が規則正しく並んでいない場合の短絡例を示
す。図５に示すように、ＲＡＭに接続しているデータ線
ＤO 〜ＤL-1 が順序正しく並んでいる状態において、テ
スト用データ＃１（１０１０・・・・１０），テスト用
データ＃２（０１０１・・・・０１）に対応してデータ
ビットｋとｋ＋１にライトするテスト用データは（ｋ，
ｋ＋１）＝（１，０）または（０，１）であり、異常が
無ければライトデータと同じデータをリードすることが
できる。しかし、データビットｋとｋ＋１が何らかの要
因で短絡していた場合、ライトデータに関わらずリード
したデータは（０，０）または（１，１）のようにデー
タビットｋ，ｋ＋１が同じ値となり、リードしたデータ
とライトデータが一致しないことにより、メモリ異常と
判定される。
プリント板上でデータ線ＤO 〜ＤL- 1 が規則正しく並ん
でいる場合の短絡例を示し、図６は同じくデータ線ＤO
〜Ｄ L-1 が規則正しく並んでいない場合の短絡例を示
す。図５に示すように、ＲＡＭに接続しているデータ線
ＤO 〜ＤL-1 が順序正しく並んでいる状態において、テ
スト用データ＃１（１０１０・・・・１０），テスト用
データ＃２（０１０１・・・・０１）に対応してデータ
ビットｋとｋ＋１にライトするテスト用データは（ｋ，
ｋ＋１）＝（１，０）または（０，１）であり、異常が
無ければライトデータと同じデータをリードすることが
できる。しかし、データビットｋとｋ＋１が何らかの要
因で短絡していた場合、ライトデータに関わらずリード
したデータは（０，０）または（１，１）のようにデー
タビットｋ，ｋ＋１が同じ値となり、リードしたデータ
とライトデータが一致しないことにより、メモリ異常と
判定される。
【０００５】次に図６のようにデータ線のプリント板上
での並び方がビット番号の通りに並んでいないとき（図
６ではビットｋの隣がｋ＋２）に、プリント板上の信号
線のパターンであるビットｋとｋ＋２が短絡した場合、
リードしたデータは（ｋ，ｋ＋１，ｋ＋２）＝（１，
０，１）または（０，１，０）であり、これらの値はデ
ータ線ｋ，ｋ＋２が短絡しているにも拘わらず短絡して
いないときと同値であるために異常を検出することがで
きない。以上のことから、テスト用データ（１０１０・
・・・１０）または（０１０１・・・・１０）はプリン
ト板上でＤ0,Ｄ1,・・・・，Ｄk , Ｄk+1 ，・・・・Ｄ
L-1 のデータ線が順番に並んでいるときにのみ有効であ
り、これらが入れ替わっている場合はチェックが有効で
はなかった。
での並び方がビット番号の通りに並んでいないとき（図
６ではビットｋの隣がｋ＋２）に、プリント板上の信号
線のパターンであるビットｋとｋ＋２が短絡した場合、
リードしたデータは（ｋ，ｋ＋１，ｋ＋２）＝（１，
０，１）または（０，１，０）であり、これらの値はデ
ータ線ｋ，ｋ＋２が短絡しているにも拘わらず短絡して
いないときと同値であるために異常を検出することがで
きない。以上のことから、テスト用データ（１０１０・
・・・１０）または（０１０１・・・・１０）はプリン
ト板上でＤ0,Ｄ1,・・・・，Ｄk , Ｄk+1 ，・・・・Ｄ
L-1 のデータ線が順番に並んでいるときにのみ有効であ
り、これらが入れ替わっている場合はチェックが有効で
はなかった。
【０００６】次にの問題点について説明する。図７は
アドレス線のビットｊ（Ａｊ）が断線、またはビットｊ
（Ａj ）とビットｊ＋１（Ａj+1 ）が短絡している場合
のメモリの内容を示した図である。このようなアドレス
線の異常時には図７のようにｊ番地毎に同じ内容（ゴー
スト）があらわれ、全領域を正しくアクセスすることは
できない。このとき従来のように１バイト毎にリードア
フターライトチェックを行っても異常を検出することは
できなかった。
アドレス線のビットｊ（Ａｊ）が断線、またはビットｊ
（Ａj ）とビットｊ＋１（Ａj+1 ）が短絡している場合
のメモリの内容を示した図である。このようなアドレス
線の異常時には図７のようにｊ番地毎に同じ内容（ゴー
スト）があらわれ、全領域を正しくアクセスすることは
できない。このとき従来のように１バイト毎にリードア
フターライトチェックを行っても異常を検出することは
できなかった。
【０００７】そこで本発明は従来技術では不可能であっ
た上記２つの問題点を含め、ＲＡＭのチェックを簡易に
且つ厳格に行うことのできるＲＡＭのチェック方法を提
供することを課題とする。
た上記２つの問題点を含め、ＲＡＭのチェックを簡易に
且つ厳格に行うことのできるＲＡＭのチェック方法を提
供することを課題とする。
【０００８】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明のＲＡＭのチェック方法は、ＲＡＭの全領
域を０クリアし、先ず（ゼロクリアデータ読出確認手段
１などを介し）テスト対象アドレスの内容を読出して０
であることを確認し（以下この確認を第１の確認とい
う）、次にＲＡＭのデータ長の全ビット中１ビットのみ
“１”としたデータ（チェック用データＤＹなど）を
（チェック用データ書込手段２などを介し）当該アドレ
スに書込んだのち当該アドレスの内容を読出して（リー
ドデータ・ライトデータ一致確認手段３などを介し）こ
の読出内容が前記の書込データに一致することを確認し
（以下この確認を第２の確認という）、この第２の確認
が得られる限り前記書込データの“１”の桁を（チェッ
ク用データ左シフト手段４などを介し）最下位（最上
位）ビットから昇順（降順）に最上位（最下位）ビット
に到るまで１ビットづつシフトしたデータを順次新たな
書込データとする前記第２の確認を繰返して当該アドレ
スに関わる全てのチェックを正常と判定し、この正常の
判定が行われる限り、（アドレスインクリメント手段５
などを介し）テスト対象アドレスをＲＡＭの全領域の最
小（最大）アドレスから昇順（降順）に最大（最小）ア
ドレスまで順次インクリメント（デクリメント）しつ
つ、順次新たなテスト対象アドレスについて前記第１の
確認から正常判定に到るまでの動作を繰返してこのＲＡ
Ｍを正常と判定し、この間、１回でも前記第１の確認が
できなかった場合にはアドレス線不良とし、同じく前記
第２の確認ができなかった場合にはＲＡＭまたはデータ
線不良とするようにする。
めに、本発明のＲＡＭのチェック方法は、ＲＡＭの全領
域を０クリアし、先ず（ゼロクリアデータ読出確認手段
１などを介し）テスト対象アドレスの内容を読出して０
であることを確認し（以下この確認を第１の確認とい
う）、次にＲＡＭのデータ長の全ビット中１ビットのみ
“１”としたデータ（チェック用データＤＹなど）を
（チェック用データ書込手段２などを介し）当該アドレ
スに書込んだのち当該アドレスの内容を読出して（リー
ドデータ・ライトデータ一致確認手段３などを介し）こ
の読出内容が前記の書込データに一致することを確認し
（以下この確認を第２の確認という）、この第２の確認
が得られる限り前記書込データの“１”の桁を（チェッ
ク用データ左シフト手段４などを介し）最下位（最上
位）ビットから昇順（降順）に最上位（最下位）ビット
に到るまで１ビットづつシフトしたデータを順次新たな
書込データとする前記第２の確認を繰返して当該アドレ
スに関わる全てのチェックを正常と判定し、この正常の
判定が行われる限り、（アドレスインクリメント手段５
などを介し）テスト対象アドレスをＲＡＭの全領域の最
小（最大）アドレスから昇順（降順）に最大（最小）ア
ドレスまで順次インクリメント（デクリメント）しつ
つ、順次新たなテスト対象アドレスについて前記第１の
確認から正常判定に到るまでの動作を繰返してこのＲＡ
Ｍを正常と判定し、この間、１回でも前記第１の確認が
できなかった場合にはアドレス線不良とし、同じく前記
第２の確認ができなかった場合にはＲＡＭまたはデータ
線不良とするようにする。
【０００９】
【作用】予めＲＡＭの全領域を０クリアしたのち、先頭
アドレスについて先ずそのデータ読出しにより０クリア
されていることを確認し、次に同アドレスに０００…０
１，０００…１０，……，００１…００，０１０…０
０，１００…００と順次ＲＡＭのデータ長Ｌのうち１ビ
ットのみ“１”であるテスト用データを最下位ビットが
“１”のテスト用データから始めて最上位ビットが
“１”のテスト用データに到るまで順次“１”の桁が左
シフトされたテスト用データを１つづつ書込んでは読出
すことで、正しくそのテスト用データが書込まれること
を確認し、この確認動作を末尾アドレスに到るまで順次
アドレスをインクリメントしつつ１アドレスづつ繰返し
てＲＡＭ良と判定する。この間に１回でも０クリア確認
ができなかった場合はアドレス線不良とし、同じくテス
ト用データの正しい書込が確認できなかった場合にはＲ
ＡＭまたはデータ線不良とする。
アドレスについて先ずそのデータ読出しにより０クリア
されていることを確認し、次に同アドレスに０００…０
１，０００…１０，……，００１…００，０１０…０
０，１００…００と順次ＲＡＭのデータ長Ｌのうち１ビ
ットのみ“１”であるテスト用データを最下位ビットが
“１”のテスト用データから始めて最上位ビットが
“１”のテスト用データに到るまで順次“１”の桁が左
シフトされたテスト用データを１つづつ書込んでは読出
すことで、正しくそのテスト用データが書込まれること
を確認し、この確認動作を末尾アドレスに到るまで順次
アドレスをインクリメントしつつ１アドレスづつ繰返し
てＲＡＭ良と判定する。この間に１回でも０クリア確認
ができなかった場合はアドレス線不良とし、同じくテス
ト用データの正しい書込が確認できなかった場合にはＲ
ＡＭまたはデータ線不良とする。
【００１０】
【実施例】以下図１および図２を用いて本発明の実施例
を説明する。図１は本発明の実施例としてのＲＡＭチェ
ック手段の主要機能の構成図である。同図においてＲＡ
Ｍ０２をチェックする手段０１は主として予め全領域が
“０”クリアされたＲＡＭのテスト対象アドレスを読出
し０クリアされていることを確認するゼロクリアデータ
確認手段１、次にＬビット中１ビットのみか“１”であ
るようなチェック用データ（但しこの例では初期値は最
下位ビットが１であるようなデータ“０００…０１”で
あるものとする）ＤＹを順次ＲＡＭ０２のチェック対象
アドレスに書込むチェック用データ書込手段２、ＲＡＭ
０２からデータを読出してその読出データがそのとき書
込まれたチェック用データに一致することを確認するリ
ードデータ・ライトデータ一致確認手段３、チェック用
データを左シフトするチェック用データ左シフト手段
４、チェック対象アドレスを順次インクリメントして上
記の確認動作を全アドレス領域に１アドレスづつ同様に
行わせるアドレスインクリメント手段５等からなる。
を説明する。図１は本発明の実施例としてのＲＡＭチェ
ック手段の主要機能の構成図である。同図においてＲＡ
Ｍ０２をチェックする手段０１は主として予め全領域が
“０”クリアされたＲＡＭのテスト対象アドレスを読出
し０クリアされていることを確認するゼロクリアデータ
確認手段１、次にＬビット中１ビットのみか“１”であ
るようなチェック用データ（但しこの例では初期値は最
下位ビットが１であるようなデータ“０００…０１”で
あるものとする）ＤＹを順次ＲＡＭ０２のチェック対象
アドレスに書込むチェック用データ書込手段２、ＲＡＭ
０２からデータを読出してその読出データがそのとき書
込まれたチェック用データに一致することを確認するリ
ードデータ・ライトデータ一致確認手段３、チェック用
データを左シフトするチェック用データ左シフト手段
４、チェック対象アドレスを順次インクリメントして上
記の確認動作を全アドレス領域に１アドレスづつ同様に
行わせるアドレスインクリメント手段５等からなる。
【００１１】図２は本発明に基づくＲＡＭチェック方法
の手順（換言すれば図１のＲＡＭチェック手段０１の動
作手順）を示すフローチャートであり、１００〜１１４
の符号は図１中のステップを示す。次に図１を参照しつ
つ図２を説明する。予め、ステップ１００の処理でＲＡ
Ｍ全領域をゼロクリアしておきチェックを開始する。ま
ずチェック対象アドレスを先頭アドレスのｍとしｍの値
をテスト対象アドレスを保持するＸレジスタに格納する
（１０１）。そしてＸレジスタが示すアドレスのデータ
を読出す（１０２）。このとき読出されたデータが
“０”であるか否かを調べ（１０３）、“０”でなけれ
ば（分岐ｎ）、既に下位側アドレスに書込んだデータを
読出したものとしてアドレス線不良とし、図２の処理を
終わる（１１３）。他方、ステップ１０３で“０”であ
れば（１０３，分岐ｙ）、Ｌビット中最下位ビットのみ
が“１”であるようなチェック用データ“０００…０
１”（Ｌ＝８の場合０１Ｈ）をＹレジスタに格納し（１
０４）、Ｙレジスタの内容をＸレジスタが示すアドレス
へ書込む（１０５）。そしてＸレジスタが示すアドレス
のデータを読出し（１０６）、この読出されたデータが
当該の書込データとしてのＹレジスタの内容に一致する
か否かを調べ（１０７）、一致しなければ（分岐ｎ）、
ＲＡＭまたはデータ線不良として図２の処理を終る（１
１４）。
の手順（換言すれば図１のＲＡＭチェック手段０１の動
作手順）を示すフローチャートであり、１００〜１１４
の符号は図１中のステップを示す。次に図１を参照しつ
つ図２を説明する。予め、ステップ１００の処理でＲＡ
Ｍ全領域をゼロクリアしておきチェックを開始する。ま
ずチェック対象アドレスを先頭アドレスのｍとしｍの値
をテスト対象アドレスを保持するＸレジスタに格納する
（１０１）。そしてＸレジスタが示すアドレスのデータ
を読出す（１０２）。このとき読出されたデータが
“０”であるか否かを調べ（１０３）、“０”でなけれ
ば（分岐ｎ）、既に下位側アドレスに書込んだデータを
読出したものとしてアドレス線不良とし、図２の処理を
終わる（１１３）。他方、ステップ１０３で“０”であ
れば（１０３，分岐ｙ）、Ｌビット中最下位ビットのみ
が“１”であるようなチェック用データ“０００…０
１”（Ｌ＝８の場合０１Ｈ）をＹレジスタに格納し（１
０４）、Ｙレジスタの内容をＸレジスタが示すアドレス
へ書込む（１０５）。そしてＸレジスタが示すアドレス
のデータを読出し（１０６）、この読出されたデータが
当該の書込データとしてのＹレジスタの内容に一致する
か否かを調べ（１０７）、一致しなければ（分岐ｎ）、
ＲＡＭまたはデータ線不良として図２の処理を終る（１
１４）。
【００１２】他方、ステップ１０７で一致した場合はＹ
レジスタの内容を左に１ビットシフトし（１０８）、キ
ャリー発生、つまり左シフトが最上位ビットから更に桁
上げされたか（換言すればチェック用データが“１００
・・・００”（Ｌ＝８の場合８０Ｈ）になっていたか）
否かを調べ（１０９）、キャリーが発生しない間は（分
岐ｎ）、左シフトされた新たなチェック用データを用い
てステップ１０５以降の手順を繰返す。またステップ１
０９でキャリーが発生した場合は（分岐ｙ）、Ｘレジス
タの値（つまり値対象のアドレス値）をインクリメント
し（１１０）、チェック対象アドレスが末尾アドレスｎ
を越えぬ間は（１１１，分岐ｎ）、ステップ１０２以降
の手順を繰返す。他方、ステップ１１１でチェック対象
アドレスがｎを越えた時は（分岐ｙ）、ＲＡＭが正常と
してこの処理を終る（１１２）。
レジスタの内容を左に１ビットシフトし（１０８）、キ
ャリー発生、つまり左シフトが最上位ビットから更に桁
上げされたか（換言すればチェック用データが“１００
・・・００”（Ｌ＝８の場合８０Ｈ）になっていたか）
否かを調べ（１０９）、キャリーが発生しない間は（分
岐ｎ）、左シフトされた新たなチェック用データを用い
てステップ１０５以降の手順を繰返す。またステップ１
０９でキャリーが発生した場合は（分岐ｙ）、Ｘレジス
タの値（つまり値対象のアドレス値）をインクリメント
し（１１０）、チェック対象アドレスが末尾アドレスｎ
を越えぬ間は（１１１，分岐ｎ）、ステップ１０２以降
の手順を繰返す。他方、ステップ１１１でチェック対象
アドレスがｎを越えた時は（分岐ｙ）、ＲＡＭが正常と
してこの処理を終る（１１２）。
【００１３】このようにしてＲＡＭのそれぞれのアドレ
スに書き込むチェックデータは“０００…０１”（Ｌ＝
８の場合０１Ｈ）から始め、１ビットずつシフトしなが
ら“１００…００”（Ｌ＝８の場合８０Ｈ）になるまで
Ｌ回リードアフターライトチェックを繰り返し行なうこ
とにより、ＲＡＭのデータ素子およびデータ線のチェッ
クを行う。このとき前述の問題点で述べたデータ線の
短絡や配列不良等の異常は１ビットだけＯＮしたデータ
を使用することにより検出することができる。また、同
一アドレスのチェック終了後には最後に書き込んだデー
タ“１００…００”がメモリに保持されている。ステッ
プ１０２の処理を実行したとき（但しアドレス インク
リメント後）、リードしたデータはステップ１００でク
リアした後なので“０”の筈であるが、“０”以外のデ
ータが得られた場合は異常であり、特に前アドレスで最
後にライトしたデータ“１００…００”と等しいときに
は、アドレス線の短絡または切断によるゴースト現象を
検知したたことになり、前述の問題点で述べたアドレ
ス線の異常（短絡，切断）を検出することができる。
なお図１のゼロクリアデータ読出確認手段１の機能は
図２のステップ１０２，１０３に相当し、図１のチェッ
ク用データＤＹは図２のＹレジスタの内容に相当し、図
１のチェック用データ書込手段２の機能は図２のステッ
プ１０５に相当し、図１のリードデータ・ライトデータ
一致確認手段３の機能は図２のステップ１０７に相当
し、図１のチェック用データ左シフト手段４の機能は図
２のステップ１０８に相当し、図１のアドレス・インク
リメント手段５の機能は図２のステップ１１０に相当す
る。
スに書き込むチェックデータは“０００…０１”（Ｌ＝
８の場合０１Ｈ）から始め、１ビットずつシフトしなが
ら“１００…００”（Ｌ＝８の場合８０Ｈ）になるまで
Ｌ回リードアフターライトチェックを繰り返し行なうこ
とにより、ＲＡＭのデータ素子およびデータ線のチェッ
クを行う。このとき前述の問題点で述べたデータ線の
短絡や配列不良等の異常は１ビットだけＯＮしたデータ
を使用することにより検出することができる。また、同
一アドレスのチェック終了後には最後に書き込んだデー
タ“１００…００”がメモリに保持されている。ステッ
プ１０２の処理を実行したとき（但しアドレス インク
リメント後）、リードしたデータはステップ１００でク
リアした後なので“０”の筈であるが、“０”以外のデ
ータが得られた場合は異常であり、特に前アドレスで最
後にライトしたデータ“１００…００”と等しいときに
は、アドレス線の短絡または切断によるゴースト現象を
検知したたことになり、前述の問題点で述べたアドレ
ス線の異常（短絡，切断）を検出することができる。
なお図１のゼロクリアデータ読出確認手段１の機能は
図２のステップ１０２，１０３に相当し、図１のチェッ
ク用データＤＹは図２のＹレジスタの内容に相当し、図
１のチェック用データ書込手段２の機能は図２のステッ
プ１０５に相当し、図１のリードデータ・ライトデータ
一致確認手段３の機能は図２のステップ１０７に相当
し、図１のチェック用データ左シフト手段４の機能は図
２のステップ１０８に相当し、図１のアドレス・インク
リメント手段５の機能は図２のステップ１１０に相当す
る。
【００１４】
【発明の効果】本発明によれば、ＲＡＭの全領域を０ク
リアしたのち、テスト対象アドレスを先頭アドレスから
順次アドレスをインクリメントしつつ末尾アドレスに到
るまで、各アドレスごとに、先ずその内容を読出して０
クリアされていることを確認し、次にＲＡＭの全データ
長Ｌ中１ビットのみ“１”であるテスト用データを最下
位ビットが“１”のデータから始めて順次“１”の桁を
左シフトし最上位ビットが“１”のデータに到るまで順
次同一アドレスに１つづつテスト用データを書込んでは
そのテスト用データが正しく書込まれたことを確認する
動作を繰返し実行し、全アドレスに同様な書込確認が行
われたならばＲＡＭ良とし、この間１つでも０クリア不
良があればアドレス線不良と判定し、同じく１つでもテ
スト用データの書込不良あればＲＡＭまたはデータ線不
良と判定するようにしたので、従来の技術では全く不可
能だったアドレス線の切断，短絡の検出を可能にし、デ
ータ線の異常またはＲＡＭ異常とアドレス線の異常の切
り分けを明確化することができ、メモリのチェックを効
果的に行うことができる。
リアしたのち、テスト対象アドレスを先頭アドレスから
順次アドレスをインクリメントしつつ末尾アドレスに到
るまで、各アドレスごとに、先ずその内容を読出して０
クリアされていることを確認し、次にＲＡＭの全データ
長Ｌ中１ビットのみ“１”であるテスト用データを最下
位ビットが“１”のデータから始めて順次“１”の桁を
左シフトし最上位ビットが“１”のデータに到るまで順
次同一アドレスに１つづつテスト用データを書込んでは
そのテスト用データが正しく書込まれたことを確認する
動作を繰返し実行し、全アドレスに同様な書込確認が行
われたならばＲＡＭ良とし、この間１つでも０クリア不
良があればアドレス線不良と判定し、同じく１つでもテ
スト用データの書込不良あればＲＡＭまたはデータ線不
良と判定するようにしたので、従来の技術では全く不可
能だったアドレス線の切断，短絡の検出を可能にし、デ
ータ線の異常またはＲＡＭ異常とアドレス線の異常の切
り分けを明確化することができ、メモリのチェックを効
果的に行うことができる。
【図１】本発明の実施例としてのメモリチェック手段の
主要機能の構成図
主要機能の構成図
【図２】本発明の実施例としてのメモリチェック方法の
手順を示すフローチャート
手順を示すフローチャート
【図３】メモリの一般的な構成を示す図
【図４】従来のメモリチェック方法の手順を示すフロー
チャート
チャート
【図５】プリント板上でデータ線が規則正しく並んでい
る場合の短絡の説明図
る場合の短絡の説明図
【図６】プリント板上でデータ線が規則正しく並んでい
ない場合の短絡の説明図
ない場合の短絡の説明図
【図７】アドレス線が短絡または断線していたときのメ
モリ内容の概念図
モリ内容の概念図
０１ ＲＡＭチェック手段 ０２ ＲＡＭ ＤＹ チェック用データ １ ゼロクリアデータ読出確認手段 ２ チェック用データ書込手段 ３ リードデータ・ライトデータ一致確認手段 ４ チェック用データ左シフト手段 ５ アドレスインクリメント手段
Claims (1)
- 【請求項１】ＲＡＭの全領域を０クリアし、 先ずテスト対象アドレスの内容を読出して０であること
を確認し（以下この確認を第１の確認という）、 次にＲＡＭのデータ長の全ビット中１ビットのみ“１”
としてデータを当該アドレスに書込んだのち当該アドレ
スの内容を読出してこの読出内容が前記の書込データに
一致することを確認し（以下この確認を第２の確認とい
う）、この第２の確認が得られる限り前記書込データの
“１”の桁を最下位（最上位）ビットから昇順（降順）
に最上位（最下位）ビットに到るまで１ビットづつシフ
トしたデータを順次新たな書込データとする前記第２の
確認を繰返して当該アドレスに関わる全てのチェックを
正常と判定し、 この正常の判定が行われる限り、テスト対象アドレスを
ＲＡＭの全領域の最小（最大）アドレスから昇順（降
順）に最大（最小）アドレスまで順次インクリメント
（デクリメント）しつつ、順次新たなテスト対象アドレ
スについて前記第１の確認から正常判定に到るまでの動
作を繰返してこのＲＡＭを正常と判定し、 この間、１回でも前記第１の確認ができなかった場合に
はアドレス線不良とし、同じく前記第２の確認ができな
かった場合にはＲＡＭまたはデータ線不良とすることを
特徴とするＲＡＭのチェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141853A JPH05334202A (ja) | 1992-06-03 | 1992-06-03 | Ｒａｍのチェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141853A JPH05334202A (ja) | 1992-06-03 | 1992-06-03 | Ｒａｍのチェック方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334202A true JPH05334202A (ja) | 1993-12-17 |
Family
ID=15301691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141853A Pending JPH05334202A (ja) | 1992-06-03 | 1992-06-03 | Ｒａｍのチェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334202A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288048A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Signal Co Ltd:The | ワンチップマイクロコントローラ及びそのシステム |
| JP2004326237A (ja) * | 2003-04-22 | 2004-11-18 | Mitsubishi Electric Corp | テストケース生成装置及びテストケース生成方法及びテストケース及びテスト方法 |
| JP2008210245A (ja) * | 2007-02-27 | 2008-09-11 | Denso Corp | 電子装置 |
-
1992
- 1992-06-03 JP JP4141853A patent/JPH05334202A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288048A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Signal Co Ltd:The | ワンチップマイクロコントローラ及びそのシステム |
| JP2004326237A (ja) * | 2003-04-22 | 2004-11-18 | Mitsubishi Electric Corp | テストケース生成装置及びテストケース生成方法及びテストケース及びテスト方法 |
| JP2008210245A (ja) * | 2007-02-27 | 2008-09-11 | Denso Corp | 電子装置 |
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