JPH05334222A - データ集配信装置 - Google Patents
データ集配信装置Info
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- JPH05334222A JPH05334222A JP4144498A JP14449892A JPH05334222A JP H05334222 A JPH05334222 A JP H05334222A JP 4144498 A JP4144498 A JP 4144498A JP 14449892 A JP14449892 A JP 14449892A JP H05334222 A JPH05334222 A JP H05334222A
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Abstract
(57)【要約】
【目的】 データ集配信装置に関し、増設バスを介して
所望のＩ／Ｏユニットを初期化することを目的とする。 【構成】 ＣＰＵ１と複数のＩ／Ｏユニット２から構成
されたデータ集配信装置において、ＣＰＵ１の内部に設
けられた初期化処理要求レジスタ３と、予め定められた
アドレスとデータの値を格納した設定器４と、リセット
信号５を保持するリセット履歴保持部６と、リセット履
歴保持部６からの指示により設定器４に記憶されたアド
レスとデータの内容をバス１ａに出力し、初期化処理要
求レジスタ３の所定のＩ／Ｏユニット２に対応するアド
レス位置にデータを書込む制御部７とを備え、Ｉ／Ｏユ
ニット２の初期化処理要求をバス１ａを介してＣＰＵ１
に通知するよう構成する。
所望のＩ／Ｏユニットを初期化することを目的とする。 【構成】 ＣＰＵ１と複数のＩ／Ｏユニット２から構成
されたデータ集配信装置において、ＣＰＵ１の内部に設
けられた初期化処理要求レジスタ３と、予め定められた
アドレスとデータの値を格納した設定器４と、リセット
信号５を保持するリセット履歴保持部６と、リセット履
歴保持部６からの指示により設定器４に記憶されたアド
レスとデータの内容をバス１ａに出力し、初期化処理要
求レジスタ３の所定のＩ／Ｏユニット２に対応するアド
レス位置にデータを書込む制御部７とを備え、Ｉ／Ｏユ
ニット２の初期化処理要求をバス１ａを介してＣＰＵ１
に通知するよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電力や河川などのシス
テム監視に用いられ、データの集配信を行うデータ集配
信装置に関する。
テム監視に用いられ、データの集配信を行うデータ集配
信装置に関する。
【０００２】
【従来の技術】電力や河川などのシステム監視に用いら
れるデータ集配信装置は、用途に応じた各種のデバイス
を有する複数のＩ／Ｏユニットと、これらを管理するＣ
ＰＵにより構成される。近年のデータ集配信装置は、小
型化、及び多機能化を実現するために、Ｉ／Ｏユニット
のカード一枚に複数の機能を搭載し、これをソフトウェ
アにより切り換えて使用する傾向にある。したがって、
装置を円滑に運用するためには、ソフトウェアによる機
能選択後の保護が重要となる。
れるデータ集配信装置は、用途に応じた各種のデバイス
を有する複数のＩ／Ｏユニットと、これらを管理するＣ
ＰＵにより構成される。近年のデータ集配信装置は、小
型化、及び多機能化を実現するために、Ｉ／Ｏユニット
のカード一枚に複数の機能を搭載し、これをソフトウェ
アにより切り換えて使用する傾向にある。したがって、
装置を円滑に運用するためには、ソフトウェアによる機
能選択後の保護が重要となる。
【０００３】図４に従来のデータ集配信システムの構成
を示す。この図において、３１はデータ処理装置、３２
は増設部データ処理装置、３３はＣＰＵ、３４はＩ／Ｏ
ユニット、３５は電源部、３６は増設バスユニット、３
７は増設バスユニット３６を介してデータ処理装置３１
と増設部データ処理装置３２との間でデータのやりとり
を行う増設バス、３８は電源部３５から出力される電源
オフリセット信号（ハードウェアリセット信号）、３９
は増設バスユニット３６を介してＣＰＵ３３に電源オフ
リセット信号３８を送るための電源オフリセット信号線
である。
を示す。この図において、３１はデータ処理装置、３２
は増設部データ処理装置、３３はＣＰＵ、３４はＩ／Ｏ
ユニット、３５は電源部、３６は増設バスユニット、３
７は増設バスユニット３６を介してデータ処理装置３１
と増設部データ処理装置３２との間でデータのやりとり
を行う増設バス、３８は電源部３５から出力される電源
オフリセット信号（ハードウェアリセット信号）、３９
は増設バスユニット３６を介してＣＰＵ３３に電源オフ
リセット信号３８を送るための電源オフリセット信号線
である。
【０００４】この図に示すように、従来のデータ集配信
装置においては、多数のＩ／Ｏユニット３４を必要とす
る場合、つまり１つのデータ処理装置３１内に全てのＩ
／Ｏユニット３４を収容できない場合には、ＣＰＵ３３
とＩ／Ｏユニット３４とで構成されたデータ処理装置３
１の他に、Ｉ／Ｏユニット３４だけで構成された増設部
データ処理装置３２を設け、各々のデータ処理装置３
１，３２間を増設バス３７で結合するようにしている。
装置においては、多数のＩ／Ｏユニット３４を必要とす
る場合、つまり１つのデータ処理装置３１内に全てのＩ
／Ｏユニット３４を収容できない場合には、ＣＰＵ３３
とＩ／Ｏユニット３４とで構成されたデータ処理装置３
１の他に、Ｉ／Ｏユニット３４だけで構成された増設部
データ処理装置３２を設け、各々のデータ処理装置３
１，３２間を増設バス３７で結合するようにしている。
【０００５】また、電源部３５をデータ処理装置３１，
３２毎に独立して設けているため、増設バス３７と平行
して、データ処理装置３１と増設部データ処理装置３２
との間に電源オフリセット信号線３９を設け、増設部デ
ータ処理装置３２の電源部３５が電圧低下などの要因で
電源オフリセット信号３８を出力した場合には、電源オ
フリセット信号線３９を介してＣＰＵ３３にリセットを
指示し、増設部データ処理装置３２内のＩ／Ｏユニット
３４の初期化処理を行うようにしていた。
３２毎に独立して設けているため、増設バス３７と平行
して、データ処理装置３１と増設部データ処理装置３２
との間に電源オフリセット信号線３９を設け、増設部デ
ータ処理装置３２の電源部３５が電圧低下などの要因で
電源オフリセット信号３８を出力した場合には、電源オ
フリセット信号線３９を介してＣＰＵ３３にリセットを
指示し、増設部データ処理装置３２内のＩ／Ｏユニット
３４の初期化処理を行うようにしていた。
【０００６】このように、従来のデータ集配信装置にお
いては、Ｉ／Ｏユニット３４の初期化処理要求を、増設
バス３７を介してＣＰＵ３３に通知するような手段はと
らず、電源部３５の電圧低下などの要因によって、ＣＰ
Ｕ３３が実装された自ユニット（データ処理装置３１）
に電源オフリセット信号線３９を介してハードウェアリ
セットが指示された時に、ＣＰＵ３３をリセットするこ
とによって全てのＩ／Ｏユニット３４の初期化処理を行
うようにしていた。
いては、Ｉ／Ｏユニット３４の初期化処理要求を、増設
バス３７を介してＣＰＵ３３に通知するような手段はと
らず、電源部３５の電圧低下などの要因によって、ＣＰ
Ｕ３３が実装された自ユニット（データ処理装置３１）
に電源オフリセット信号線３９を介してハードウェアリ
セットが指示された時に、ＣＰＵ３３をリセットするこ
とによって全てのＩ／Ｏユニット３４の初期化処理を行
うようにしていた。
【０００７】
【発明が解決しようとする課題】したがって、複数の増
設部データ処理装置３２を設けた場合には、増設バス３
７と平行して複数の電源オフリセット信号線３９を設け
る必要があり、装置規模が増大するという不具合があっ
た。
設部データ処理装置３２を設けた場合には、増設バス３
７と平行して複数の電源オフリセット信号線３９を設け
る必要があり、装置規模が増大するという不具合があっ
た。
【０００８】この発明は、このような事情を考慮してな
されたもので、ＣＰＵ３３の内部に初期化処理要求レジ
スタを設けるとともに、Ｉ／Ｏユニット３４にハードウ
ェアリセットの履歴を保持するリセット履歴保持レジス
タを設け、このリセット履歴保持レジスタの状態を、増
設バス３７を介して初期化処理要求レジスタに書込むこ
とにより、所望のＩ／Ｏユニット３４に対して初期化処
理を行えるようにしたデータ集配信装置を提供するもの
である。
されたもので、ＣＰＵ３３の内部に初期化処理要求レジ
スタを設けるとともに、Ｉ／Ｏユニット３４にハードウ
ェアリセットの履歴を保持するリセット履歴保持レジス
タを設け、このリセット履歴保持レジスタの状態を、増
設バス３７を介して初期化処理要求レジスタに書込むこ
とにより、所望のＩ／Ｏユニット３４に対して初期化処
理を行えるようにしたデータ集配信装置を提供するもの
である。
【０００９】
【課題を解決するための手段】この発明は、ＣＰＵ１
と、ＣＰＵ１にバス１ａを介して接続されＣＰＵ１によ
って初期化処理が行われるデバイスを有する複数のＩ／
Ｏユニット２から構成されたデータ集配信装置におい
て、ＣＰＵ１の内部に設けられ、Ｉ／Ｏユニット２の初
期化処理をＣＰＵ１に対して要求するための初期化処理
要求レジスタ３と、バス１ａを介して、初期化処理要求
レジスタ３の所定のＩ／Ｏユニット２に対応するアドレ
ス位置にデータを書込むために、予め定められたアドレ
スとデータの値を格納した設定器４と、デバイスを初期
化するためのリセット信号５が入力され、そのリセット
信号５を保持するリセット履歴保持部６と、リセット履
歴保持部６からの指示により、設定器４に記憶されたア
ドレスとデータの内容をバス１ａに出力し、初期化処理
要求レジスタ３の所定のＩ／Ｏユニット２に対応するア
ドレス位置にデータを書込む制御部７と、を備え、Ｉ／
Ｏユニット２の初期化処理要求を、バス１ａを介してＣ
ＰＵ１に通知するようにしたことを特徴とするデータ集
配信装置である。
と、ＣＰＵ１にバス１ａを介して接続されＣＰＵ１によ
って初期化処理が行われるデバイスを有する複数のＩ／
Ｏユニット２から構成されたデータ集配信装置におい
て、ＣＰＵ１の内部に設けられ、Ｉ／Ｏユニット２の初
期化処理をＣＰＵ１に対して要求するための初期化処理
要求レジスタ３と、バス１ａを介して、初期化処理要求
レジスタ３の所定のＩ／Ｏユニット２に対応するアドレ
ス位置にデータを書込むために、予め定められたアドレ
スとデータの値を格納した設定器４と、デバイスを初期
化するためのリセット信号５が入力され、そのリセット
信号５を保持するリセット履歴保持部６と、リセット履
歴保持部６からの指示により、設定器４に記憶されたア
ドレスとデータの内容をバス１ａに出力し、初期化処理
要求レジスタ３の所定のＩ／Ｏユニット２に対応するア
ドレス位置にデータを書込む制御部７と、を備え、Ｉ／
Ｏユニット２の初期化処理要求を、バス１ａを介してＣ
ＰＵ１に通知するようにしたことを特徴とするデータ集
配信装置である。
【００１０】上記構成において、初期化処理要求レジス
タ３は、ＣＰＵ１にバス１ａを介して接続されたメモリ
９の内部に設けられていてもよい。
タ３は、ＣＰＵ１にバス１ａを介して接続されたメモリ
９の内部に設けられていてもよい。
【００１１】
【作用】本発明によれば、リセット履歴保持部６にリセ
ット信号５が入力されると、そのリセット信号５は、リ
セット履歴保持部６に保持される。リセット履歴保持部
６にリセット信号５が保持されると、制御部７は、設定
器４に記憶されたアドレスとデータの内容をバス１ａに
出力し、初期化処理要求レジスタ３の所定のＩ／Ｏユニ
ット２に対応するアドレス位置にデータを書込む。設定
器４には、予め定められたアドレスとデータの値が格納
されているため、ＣＰＵ１の初期化処理要求レジスタ３
の所定のアドレス位置に、Ｉ／Ｏユニット２がアクセス
することが可能である。
ット信号５が入力されると、そのリセット信号５は、リ
セット履歴保持部６に保持される。リセット履歴保持部
６にリセット信号５が保持されると、制御部７は、設定
器４に記憶されたアドレスとデータの内容をバス１ａに
出力し、初期化処理要求レジスタ３の所定のＩ／Ｏユニ
ット２に対応するアドレス位置にデータを書込む。設定
器４には、予め定められたアドレスとデータの値が格納
されているため、ＣＰＵ１の初期化処理要求レジスタ３
の所定のアドレス位置に、Ｉ／Ｏユニット２がアクセス
することが可能である。
【００１２】この後、ＣＰＵ１は、この自己内部の初期
化処理要求レジスタ３の内容を読出すことにより、初期
化処理が必要なＩ／Ｏユニット２を判別し、そのＩ／Ｏ
ユニット２に接続されたデバイスを初期化する。
化処理要求レジスタ３の内容を読出すことにより、初期
化処理が必要なＩ／Ｏユニット２を判別し、そのＩ／Ｏ
ユニット２に接続されたデバイスを初期化する。
【００１３】したがって、バス１ａを用いて、Ｉ／Ｏユ
ニット２の初期化処理要求をＣＰＵ１に通知することが
できるので、従来用いていた、ＣＰＵを実装したデータ
処理装置とＩ／Ｏユニットだけの増設部データ処理装置
とを結ぶ電源オフリセット信号線が不要となり、装置規
模を縮小することができる。また、ＣＰＵ１の内部に初
期化処理要求レジスタ３を設けることにより、ＣＰＵ１
をリセットすることなくＩ／Ｏユニット２の初期化処理
ができるため、装置の運用が円滑になる。
ニット２の初期化処理要求をＣＰＵ１に通知することが
できるので、従来用いていた、ＣＰＵを実装したデータ
処理装置とＩ／Ｏユニットだけの増設部データ処理装置
とを結ぶ電源オフリセット信号線が不要となり、装置規
模を縮小することができる。また、ＣＰＵ１の内部に初
期化処理要求レジスタ３を設けることにより、ＣＰＵ１
をリセットすることなくＩ／Ｏユニット２の初期化処理
ができるため、装置の運用が円滑になる。
【００１４】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００１５】図１はこの発明のデータ集配信装置の一実
施例の構成を示す回路ブロック図である。本実施例にお
けるデータ集配信システムは、基本的には、用途に応じ
た各種のデバイスを有する多数のＩ／Ｏユニットと、こ
れらを管理するＣＰＵからななっており、その構成とし
ては、多数のＩ／Ｏユニットを必要とするため、ＣＰＵ
とＩ／Ｏユニットとで構成されたデータ処理装置と、Ｉ
／Ｏユニットだけで構成された複数の増設部データ処理
装置を設け、データ処理装置と各々の増設部データ処理
装置との間を増設バス（以下、単にバスという）で結合
した構成となっている。このデータ処理装置と増設部デ
ータ処理装置との構成は、図４で示した従来の構成と同
一であるので、以下には、ＣＰＵとＩ／Ｏユニットとの
関係だけを示して説明を行う。
施例の構成を示す回路ブロック図である。本実施例にお
けるデータ集配信システムは、基本的には、用途に応じ
た各種のデバイスを有する多数のＩ／Ｏユニットと、こ
れらを管理するＣＰＵからななっており、その構成とし
ては、多数のＩ／Ｏユニットを必要とするため、ＣＰＵ
とＩ／Ｏユニットとで構成されたデータ処理装置と、Ｉ
／Ｏユニットだけで構成された複数の増設部データ処理
装置を設け、データ処理装置と各々の増設部データ処理
装置との間を増設バス（以下、単にバスという）で結合
した構成となっている。このデータ処理装置と増設部デ
ータ処理装置との構成は、図４で示した従来の構成と同
一であるので、以下には、ＣＰＵとＩ／Ｏユニットとの
関係だけを示して説明を行う。
【００１６】図１において、１はデータ処理装置内に設
けられたＣＰＵ、２はＣＰＵ１にバス１ａを介して接続
されＣＰＵ１によって初期化処理が行われるデバイスを
有するＩ／Ｏユニットである。このＩ／Ｏユニット２
は、データ処理装置内と増設部データ処理装置内にそれ
ぞれ複数個設けられており、本実施例のデータ集配信装
置は、このように、基本的にはＣＰＵ１と複数のＩ／Ｏ
ユニット２から構成されている。
けられたＣＰＵ、２はＣＰＵ１にバス１ａを介して接続
されＣＰＵ１によって初期化処理が行われるデバイスを
有するＩ／Ｏユニットである。このＩ／Ｏユニット２
は、データ処理装置内と増設部データ処理装置内にそれ
ぞれ複数個設けられており、本実施例のデータ集配信装
置は、このように、基本的にはＣＰＵ１と複数のＩ／Ｏ
ユニット２から構成されている。
【００１７】３はＣＰＵ１の内部に設けられ、Ｉ／Ｏユ
ニット２の初期化処理をＣＰＵ２に要求するための初期
化処理要求レジスタである。４はバス１ａを介して、初
期化処理要求レジスタ３の所定のＩ／Ｏユニット２に対
応するアドレス位置にデータを書込むために、予め定め
られたアドレスとデータの値を格納した設定器である。
この設定器４に記憶させるアドレスとデータの値は、ハ
ードウェアで設定してもよいし、ソフトウェアで設定し
てもよい。
ニット２の初期化処理をＣＰＵ２に要求するための初期
化処理要求レジスタである。４はバス１ａを介して、初
期化処理要求レジスタ３の所定のＩ／Ｏユニット２に対
応するアドレス位置にデータを書込むために、予め定め
られたアドレスとデータの値を格納した設定器である。
この設定器４に記憶させるアドレスとデータの値は、ハ
ードウェアで設定してもよいし、ソフトウェアで設定し
てもよい。
【００１８】６はリセット履歴保持レジスタであり、こ
のリセット履歴保持レジスタ６には、デバイスを初期化
するための、例えば電源オフリセット信号のようなハー
ドウェアリセット信号５が入力される。つまり、データ
処理装置や増設部データ処理装置の電源部が、電圧低下
などの要因で電源オフリセット信号を出力したような場
合には、ハードウェアリセット信号５がリセット履歴保
持レジスタ６に入力されるようになっており、リセット
履歴保持レジスタ６は、ハードウェアリセット信号５が
入力されると、このハードウェアリセット信号５が入力
されたという履歴を保持する。
のリセット履歴保持レジスタ６には、デバイスを初期化
するための、例えば電源オフリセット信号のようなハー
ドウェアリセット信号５が入力される。つまり、データ
処理装置や増設部データ処理装置の電源部が、電圧低下
などの要因で電源オフリセット信号を出力したような場
合には、ハードウェアリセット信号５がリセット履歴保
持レジスタ６に入力されるようになっており、リセット
履歴保持レジスタ６は、ハードウェアリセット信号５が
入力されると、このハードウェアリセット信号５が入力
されたという履歴を保持する。
【００１９】７はリセット履歴保持レジスタ６からの指
示により、設定器４に記憶されたアドレスとデータの内
容をバス１ａに出力し、初期化処理要求レジスタ３の所
定のＩ／Ｏユニット２に対応するアドレス位置にデータ
を書込む制御部である。８はゲートであり、制御部７は
このゲート８を開くことにより、設定器４のアドレスと
データの値をバス１ａに出力する。
示により、設定器４に記憶されたアドレスとデータの内
容をバス１ａに出力し、初期化処理要求レジスタ３の所
定のＩ／Ｏユニット２に対応するアドレス位置にデータ
を書込む制御部である。８はゲートであり、制御部７は
このゲート８を開くことにより、設定器４のアドレスと
データの値をバス１ａに出力する。
【００２０】図２はこの発明のデータ集配信装置の他の
実施例の構成を示す回路ブロック図である。この例にお
いては、先の実施例と同じ構成要素には同じ記号を付し
てその説明を省略する。
実施例の構成を示す回路ブロック図である。この例にお
いては、先の実施例と同じ構成要素には同じ記号を付し
てその説明を省略する。
【００２１】この実施例は基本的な構成としては先の実
施例と同じであるが、初期化処理要求レジスタ３が、Ｃ
ＰＵ１にバス１ａを介して接続されたメモリ９の内部に
設けられた構成となっている。
施例と同じであるが、初期化処理要求レジスタ３が、Ｃ
ＰＵ１にバス１ａを介して接続されたメモリ９の内部に
設けられた構成となっている。
【００２２】図３は図１で示した実施例の詳細構成を示
す回路ブロック図である。図３において、１０はこの図
に示したＩ／Ｏユニット２の外部に設置された装置の電
源部、１１は電源部１０から出力される電源オフリセッ
ト信号の信号線、１２は自ユニット２の電源電圧を監視
している自己リセット回路、１３は自己リセット回路１
２から出力されるユニットリセット信号の信号線であ
る。
す回路ブロック図である。図３において、１０はこの図
に示したＩ／Ｏユニット２の外部に設置された装置の電
源部、１１は電源部１０から出力される電源オフリセッ
ト信号の信号線、１２は自ユニット２の電源電圧を監視
している自己リセット回路、１３は自己リセット回路１
２から出力されるユニットリセット信号の信号線であ
る。
【００２３】１４は電源オフリセット信号とユニットリ
セット信号のＯＲをとるＯＲ回路、１５はＯＲ回路１４
から出力されるハードウェアリセット信号５の信号線、
１６は初期化処理を必要とするデバイスである。このデ
バイス１６にはＯＲ回路１４からハードウェアリセット
信号５が入力され、ハードウェアリセット信号５は、同
時にリセット履歴保持レジスタ６に入力される。
セット信号のＯＲをとるＯＲ回路、１５はＯＲ回路１４
から出力されるハードウェアリセット信号５の信号線、
１６は初期化処理を必要とするデバイスである。このデ
バイス１６にはＯＲ回路１４からハードウェアリセット
信号５が入力され、ハードウェアリセット信号５は、同
時にリセット履歴保持レジスタ６に入力される。
【００２４】１７はリセット履歴保持レジスタ６から制
御部７に対して出力される制御部起動信号の信号線、１
８はアドレスバス、１９はデータバス、８ａはアドレス
バスのゲート、８ｂはデータバスのゲート、２０はゲー
ト８ａを制御するためのゲート信号線、２１はゲート８
ｂを制御するためのゲート信号線、２２はレジスタ書込
み信号の信号線である。レジスタ書込み信号は、制御部
７がゲート８ａ，８ｂを制御して、設定器４からアドレ
スとデータを出力したときに、制御部７からＣＰＵ１に
対して出力される。
御部７に対して出力される制御部起動信号の信号線、１
８はアドレスバス、１９はデータバス、８ａはアドレス
バスのゲート、８ｂはデータバスのゲート、２０はゲー
ト８ａを制御するためのゲート信号線、２１はゲート８
ｂを制御するためのゲート信号線、２２はレジスタ書込
み信号の信号線である。レジスタ書込み信号は、制御部
７がゲート８ａ，８ｂを制御して、設定器４からアドレ
スとデータを出力したときに、制御部７からＣＰＵ１に
対して出力される。
【００２５】２３はＣＰＵ１からリセット履歴保持レジ
スタ６の内容の読出し、又は所定データの書込みを行う
ためのデコード回路、２４はデコード回路２３からリセ
ット履歴保持レジスタ６に対して出力されるレジスタ制
御信号の信号線である。
スタ６の内容の読出し、又は所定データの書込みを行う
ためのデコード回路、２４はデコード回路２３からリセ
ット履歴保持レジスタ６に対して出力されるレジスタ制
御信号の信号線である。
【００２６】このような構成における動作を、以下説明
する。外部に設置された装置の電源部１０から電源オフ
リセット信号が出力され、それがＩ／Ｏユニット２に入
力されるか、又は自ユニット２の自己リセット回路１２
からユニットリセット信号が出力され、ＯＲ回路１４に
よってデバイス１６にハードウェアリセット信号５が印
加されると、この情報はリセット履歴保持レジスタ６に
入力される。
する。外部に設置された装置の電源部１０から電源オフ
リセット信号が出力され、それがＩ／Ｏユニット２に入
力されるか、又は自ユニット２の自己リセット回路１２
からユニットリセット信号が出力され、ＯＲ回路１４に
よってデバイス１６にハードウェアリセット信号５が印
加されると、この情報はリセット履歴保持レジスタ６に
入力される。
【００２７】リセット履歴保持レジスタ６は、ハードウ
ェアリセット情報が入力されると、制御部７に対し制御
部起動信号を出力する。制御部起動信号を受けた制御部
７は、設定器４に予め記憶されている所定のアドレス情
報とデータ情報を、設定器４からアドレスバス１８とデ
ータバス１９に出力させ、同時にレジスタ書込み信号を
ＣＰＵ１に向けて出力する。
ェアリセット情報が入力されると、制御部７に対し制御
部起動信号を出力する。制御部起動信号を受けた制御部
７は、設定器４に予め記憶されている所定のアドレス情
報とデータ情報を、設定器４からアドレスバス１８とデ
ータバス１９に出力させ、同時にレジスタ書込み信号を
ＣＰＵ１に向けて出力する。
【００２８】設定器４に予め記憶されたアドレス情報は
ＣＰＵ１内に設置された初期化処理要求レジスタ３のア
ドレスを示しており、データ情報は初期化処理要求レジ
スタ３の初期化処理要求ユニット識別データを示してい
る。
ＣＰＵ１内に設置された初期化処理要求レジスタ３のア
ドレスを示しており、データ情報は初期化処理要求レジ
スタ３の初期化処理要求ユニット識別データを示してい
る。
【００２９】このような動作により、初期化処理が必要
になったＩ／Ｏユニット２は、即時、ＣＰＵ１の初期化
処理要求レジスタ３の所定ビット位置に初期化処理要求
を通知する。ＣＰＵ１は初期化処理要求レジスタ３を読
出し、初期化処理が必要なＩ／Ｏユニット２を判別す
る。そして、ＣＰＵ１は該当するＩ／Ｏユニット２の初
期化処理を完了した後、Ｉ／Ｏユニット２のリセット履
歴保持レジスタ６の要因を消去する。このために、リセ
ット履歴保持レジスタ６はデコード回路２３により、Ｃ
ＰＵ１から内容の読出し、又は所定データの書込みが行
えるようになっている。
になったＩ／Ｏユニット２は、即時、ＣＰＵ１の初期化
処理要求レジスタ３の所定ビット位置に初期化処理要求
を通知する。ＣＰＵ１は初期化処理要求レジスタ３を読
出し、初期化処理が必要なＩ／Ｏユニット２を判別す
る。そして、ＣＰＵ１は該当するＩ／Ｏユニット２の初
期化処理を完了した後、Ｉ／Ｏユニット２のリセット履
歴保持レジスタ６の要因を消去する。このために、リセ
ット履歴保持レジスタ６はデコード回路２３により、Ｃ
ＰＵ１から内容の読出し、又は所定データの書込みが行
えるようになっている。
【００３０】このようにして、Ｉ／Ｏユニット２の初期
化処理要求を、アドレスバス１８とデータバス１９を介
してＣＰＵ１に通知することにより、増設部データ処理
装置の電源オフ状態をＣＰＵ１に通知するための電源オ
フリセット信号線が不要となる。したがって、装置規模
の縮小が可能となる。また、ＣＰＵ１をリセットするこ
となく、Ｉ／Ｏユニット２の初期化処理を行うことがで
きる。
化処理要求を、アドレスバス１８とデータバス１９を介
してＣＰＵ１に通知することにより、増設部データ処理
装置の電源オフ状態をＣＰＵ１に通知するための電源オ
フリセット信号線が不要となる。したがって、装置規模
の縮小が可能となる。また、ＣＰＵ１をリセットするこ
となく、Ｉ／Ｏユニット２の初期化処理を行うことがで
きる。
【００３１】
【発明の効果】本発明によれば、ＣＰＵが実装されたデ
ータ処理装置とＩ／Ｏユニットのみの増設部データ処理
装置から構成されたデータ集配信装置において、増設部
データ処理装置の電源オフ状態をバスを通じてＣＰＵに
通知するようにしたので、従来用いていた電源オフリセ
ット信号線が不要となり、装置規模を縮小することがで
きる。また、ＣＰＵをリセットすることなくＩ／Ｏユニ
ットの初期化処理ができるため、装置の運用が円滑にな
る。
ータ処理装置とＩ／Ｏユニットのみの増設部データ処理
装置から構成されたデータ集配信装置において、増設部
データ処理装置の電源オフ状態をバスを通じてＣＰＵに
通知するようにしたので、従来用いていた電源オフリセ
ット信号線が不要となり、装置規模を縮小することがで
きる。また、ＣＰＵをリセットすることなくＩ／Ｏユニ
ットの初期化処理ができるため、装置の運用が円滑にな
る。
【００３２】このほか、装置運用状態でＩ／Ｏユニット
を活性挿入した場合、ＣＰＵは、即時、Ｉ／Ｏユニット
の初期化処理を行えるため、装置のスピード性向上に寄
与する所が大きい。
を活性挿入した場合、ＣＰＵは、即時、Ｉ／Ｏユニット
の初期化処理を行えるため、装置のスピード性向上に寄
与する所が大きい。
【図１】この発明のデータ集配信装置の一実施例の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図２】この発明のデータ集配信装置の他の実施例の構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図３】図１で示した実施例の詳細構成を示す回路ブロ
ック図である。
ック図である。
【図４】従来のデータ集配信システムの構成を示すブロ
ック図である。
ック図である。
１ ＣＰＵ １ａ バス ２ Ｉ／Ｏユニット ３ 初期化処理要求レジスタ ４ 設定器 ５ ハードウェアリセット信号 ６ リセット履歴保持レジスタ ７ 制御部 ８ ゲート ８ａ アドレスバスのゲート ８ｂ データバスのゲート ９ メモリ １０ 電源部 １１ 電源オフリセット信号の信号線 １２ 自己リセット回路 １３ ユニットリセット信号の信号線 １４ ＯＲ回路 １５ ハードウェアリセット信号の信号線 １６ デバイス １７ 制御部起動信号の信号線 １８ アドレスバス １９ データバス ２０，２１ ゲート信号線 ２２ レジスタ書込み信号の信号線 ２３ デコード回路 ２４ レジスタ制御信号の信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/00 Ｈ０４Ｑ 9/00 ３１１ Ｈ 7170−5Ｋ
Claims (2)
- 【請求項１】 ＣＰＵ（１）と、ＣＰＵ（１）にバス
（１ａ）を介して接続されＣＰＵ（１）によって初期化
処理が行われるデバイスを有する複数のＩ／Ｏユニット
（２）から構成されたデータ集配信装置において、 ＣＰＵ（１）の内部に設けられ、Ｉ／Ｏユニット（２）
の初期化処理をＣＰＵ（１）に対して要求するための初
期化処理要求レジスタ（３）と、 バス（１ａ）を介して、初期化処理要求レジスタ（３）
の所定のＩ／Ｏユニット（２）に対応するアドレス位置
にデータを書込むために、予め定められたアドレスとデ
ータの値を格納した設定器（４）と、 デバイスを初期化するためのリセット信号（５）が入力
され、そのリセット信号（５）を保持するリセット履歴
保持部（６）と、 リセット履歴保持部（６）からの指示により、設定器
（４）に記憶されたアドレスとデータの内容をバス（１
ａ）に出力し、初期化処理要求レジスタ（３）の所定の
Ｉ／Ｏユニット（２）に対応するアドレス位置にデータ
を書込む制御部（７）と、を備え、 Ｉ／Ｏユニット（２）の初期化処理要求を、バス（１
ａ）を介してＣＰＵ（１）に通知するようにしたことを
特徴とするデータ集配信装置。 - 【請求項２】 初期化処理要求レジスタ（３）が、ＣＰ
Ｕ（１）にバス（１ａ）を介して接続されたメモリ
（９）の内部に設けられていることを特徴とする請求項
１記載のデータ集配信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144498A JPH05334222A (ja) | 1992-06-04 | 1992-06-04 | データ集配信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144498A JPH05334222A (ja) | 1992-06-04 | 1992-06-04 | データ集配信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334222A true JPH05334222A (ja) | 1993-12-17 |
Family
ID=15363756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144498A Withdrawn JPH05334222A (ja) | 1992-06-04 | 1992-06-04 | データ集配信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009080632A (ja) * | 2007-09-26 | 2009-04-16 | Nec Electronics Corp | 半導体集積回路 |
-
1992
- 1992-06-04 JP JP4144498A patent/JPH05334222A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009080632A (ja) * | 2007-09-26 | 2009-04-16 | Nec Electronics Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |