JPH05334397A - レイアウト設計支援装置 - Google Patents
レイアウト設計支援装置Info
- Publication number
- JPH05334397A JPH05334397A JP4136846A JP13684692A JPH05334397A JP H05334397 A JPH05334397 A JP H05334397A JP 4136846 A JP4136846 A JP 4136846A JP 13684692 A JP13684692 A JP 13684692A JP H05334397 A JPH05334397 A JP H05334397A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay value
- layout design
- display mode
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ファンアウト数，配線長に応じて増加した遅
延値の大小に応じた表示態様で素子，配線等を表示して
レイアウト設計後の遅延検証を支援する。 【構成】 遅延値差計算部３はレイアウト設計後の遅延
計算により得られた遅延値から素子固有の遅延値を減算
して素子固有の遅延以外の遅延値を算出し、表示態様制
御部５は遅延値の大小に応じて設定された表示色，線種
等の別による素子の表示態様を決定し、回路図表示制御
部７は、素子の座標データに基づき、回路構成要素を遅
延の大小に応じて表示態様で回路図表示部８に表示す
る。
延値の大小に応じた表示態様で素子，配線等を表示して
レイアウト設計後の遅延検証を支援する。 【構成】 遅延値差計算部３はレイアウト設計後の遅延
計算により得られた遅延値から素子固有の遅延値を減算
して素子固有の遅延以外の遅延値を算出し、表示態様制
御部５は遅延値の大小に応じて設定された表示色，線種
等の別による素子の表示態様を決定し、回路図表示制御
部７は、素子の座標データに基づき、回路構成要素を遅
延の大小に応じて表示態様で回路図表示部８に表示す
る。
Description
【０００１】
【産業上の利用分野】本発明は、素子，配線等の遅延値
を対応位置に表示するとともに遅延の大きい素子，配線
等を明示する LSIのレイアウト設計支援装置に関する。
を対応位置に表示するとともに遅延の大きい素子，配線
等を明示する LSIのレイアウト設計支援装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】LSIの
レイアウト設計後に、素子の出力に生じる遅延値を遅延
計算で求めて遅延検証する際、素子の出力に生じる遅延
値は、素子のスイッチング特性による素子固有の遅延時
間に、ファンアウト数，配線長で定まる素子間の配線容
量による遅延時間が加わった値となっている。従って、
遅延を小さく抑えるべく設計を変更しようとする場合、
素子固有の遅延値と、配線容量により増加した遅延値と
を別個に求めなければならない。
レイアウト設計後に、素子の出力に生じる遅延値を遅延
計算で求めて遅延検証する際、素子の出力に生じる遅延
値は、素子のスイッチング特性による素子固有の遅延時
間に、ファンアウト数，配線長で定まる素子間の配線容
量による遅延時間が加わった値となっている。従って、
遅延を小さく抑えるべく設計を変更しようとする場合、
素子固有の遅延値と、配線容量により増加した遅延値と
を別個に求めなければならない。
【０００３】従来、配線容量による遅延値を求める場
合、遅延計算により得られた遅延値を格納したデータベ
ースを検索して素子に対応する遅延値データを求め、こ
の遅延値データから素子固有の遅延値を減算して配線容
量により増加した遅延値を、素子別に逐一求めなければ
ならず、回路規模の増大に伴って遅延検証が煩雑になる
という問題があった。
合、遅延計算により得られた遅延値を格納したデータベ
ースを検索して素子に対応する遅延値データを求め、こ
の遅延値データから素子固有の遅延値を減算して配線容
量により増加した遅延値を、素子別に逐一求めなければ
ならず、回路規模の増大に伴って遅延検証が煩雑になる
という問題があった。
【０００４】本発明はこのような問題点を解決するため
になされたものであって、レイアウト設計後の回路にて
素子以外の回路構成要素により増加した遅延値を算出
し、遅延の大小に応じた表示態様で回路構成要素を表示
することにより、遅延の大きい箇所を一目で識別できる
レイアウト設計支援装置の提供を目的とする。
になされたものであって、レイアウト設計後の回路にて
素子以外の回路構成要素により増加した遅延値を算出
し、遅延の大小に応じた表示態様で回路構成要素を表示
することにより、遅延の大きい箇所を一目で識別できる
レイアウト設計支援装置の提供を目的とする。
【０００５】
【課題を解決するための手段】本発明に係るレイアウト
設計支援装置は、素子の出力に生じる遅延値から素子固
有の遅延値を減算して素子以外の回路構成要素により増
加した遅延値を算出し、対応する回路構成要素を遅延の
大小に応じた表示態様で表示して遅延の大きい回路構成
要素を明示することを特徴とする。
設計支援装置は、素子の出力に生じる遅延値から素子固
有の遅延値を減算して素子以外の回路構成要素により増
加した遅延値を算出し、対応する回路構成要素を遅延の
大小に応じた表示態様で表示して遅延の大きい回路構成
要素を明示することを特徴とする。
【０００６】
【作用】本発明に係るレイアウト設計支援装置は、素子
の出力に生じる遅延値から素子固有の遅延値を減算して
配線等の素子以外の回路構成要素により増加した遅延値
を算出し、回路構成要素の座標データを基に、各回路構
成要素を遅延の大小に応じて定めた表示色，線種等の表
示態様により表示して遅延の大きい箇所を明示する。
の出力に生じる遅延値から素子固有の遅延値を減算して
配線等の素子以外の回路構成要素により増加した遅延値
を算出し、回路構成要素の座標データを基に、各回路構
成要素を遅延の大小に応じて定めた表示色，線種等の表
示態様により表示して遅延の大きい箇所を明示する。
【０００７】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るレイアウト設計支援装
置（以下、本発明装置という）の構成を示すブロック図
である。図中１は予め入力された素子特性データに含ま
れる遅延値を格納する素子固有遅延値格納部、２はレイ
アウト設計後の回路図から遅延計算により算出された、
素子の出力に生じる遅延値を格納する遅延値格納部であ
る。
て説明する。図１は本発明に係るレイアウト設計支援装
置（以下、本発明装置という）の構成を示すブロック図
である。図中１は予め入力された素子特性データに含ま
れる遅延値を格納する素子固有遅延値格納部、２はレイ
アウト設計後の回路図から遅延計算により算出された、
素子の出力に生じる遅延値を格納する遅延値格納部であ
る。
【０００８】遅延値差計算部３は、素子固有遅延値格納
部１及び遅延値格納部２の格納データを用いて、素子の
出力に生じる遅延値から素子固有の遅延値を減算して素
子を結ぶ配線容量により増加した遅延値を算出して算出
値を表示態様制御部５に与える。表示態様設定部４に
は、遅延値の大小に応じた表示色，線種等の別による回
路構成要素の表示態様が設定される。表示態様制御部５
は遅延値差計算部３から与えられた配線容量による遅延
値の大小及び表示態様設定部４の設定データに基づい
て、遅延値の大小に応じた各回路構成要素の表示態様を
決定して回路図表示制御部７に与える。
部１及び遅延値格納部２の格納データを用いて、素子の
出力に生じる遅延値から素子固有の遅延値を減算して素
子を結ぶ配線容量により増加した遅延値を算出して算出
値を表示態様制御部５に与える。表示態様設定部４に
は、遅延値の大小に応じた表示色，線種等の別による回
路構成要素の表示態様が設定される。表示態様制御部５
は遅延値差計算部３から与えられた配線容量による遅延
値の大小及び表示態様設定部４の設定データに基づい
て、遅延値の大小に応じた各回路構成要素の表示態様を
決定して回路図表示制御部７に与える。
【０００９】回路図表示制御部７は、座標データ部６に
格納されている各素子の回路図上の座標データ及び表示
態様制御部５から与えられた各回路構成要素の表示態様
に基づいて、座標データに対応する回路図表示部８の表
示画面上の位置に、各回路構成要素を遅延値の大小に応
じて表示態様で表示する。
格納されている各素子の回路図上の座標データ及び表示
態様制御部５から与えられた各回路構成要素の表示態様
に基づいて、座標データに対応する回路図表示部８の表
示画面上の位置に、各回路構成要素を遅延値の大小に応
じて表示態様で表示する。
【００１０】図２は以上のような構成の本発明装置によ
る回路の表示例を示す図である。図中81は回路図表示部
８の表示画面であって、表示画面81の一部に遅延値の範
囲（Ａ）及び各範囲に相当する遅延値を有する論理素子
の表示色（Ｂ）を示す表示条件領域82が設けられてい
る。本実施例では遅延値を４ランク（０〜0.5 ，0.5 〜
1.0 ，1.0 〜2.0 ，2.0 以上）に分けて論理素子がその
遅延値のランク別に色別（図中、ハッチング種別で示
す）で表示されている。
る回路の表示例を示す図である。図中81は回路図表示部
８の表示画面であって、表示画面81の一部に遅延値の範
囲（Ａ）及び各範囲に相当する遅延値を有する論理素子
の表示色（Ｂ）を示す表示条件領域82が設けられてい
る。本実施例では遅延値を４ランク（０〜0.5 ，0.5 〜
1.0 ，1.0 〜2.0 ，2.0 以上）に分けて論理素子がその
遅延値のランク別に色別（図中、ハッチング種別で示
す）で表示されている。
【００１１】さらに、各論理素子の出力端に、素子固有
の遅延値及び配線容量による遅延値を上段，下段に分け
て表示する。このように遅延値の大小に応じて論理素子
を色別に表示することにより、遅延値が2.0 以上の素子
を一目で識別できるのでクリティカルパスの検出等、遅
延検証が容易になる。
の遅延値及び配線容量による遅延値を上段，下段に分け
て表示する。このように遅延値の大小に応じて論理素子
を色別に表示することにより、遅延値が2.0 以上の素子
を一目で識別できるのでクリティカルパスの検出等、遅
延検証が容易になる。
【００１２】なお、本実施例では配線容量による遅延値
の大小を論理素子の表示色で区別する場合について説明
したが、遅延値の大小を実線，破線等の線種の別で表示
してもよく、本実施例と同様の効果が得られる。
の大小を論理素子の表示色で区別する場合について説明
したが、遅延値の大小を実線，破線等の線種の別で表示
してもよく、本実施例と同様の効果が得られる。
【００１３】また、本実施例では論理素子の表示態様の
別によって遅延の大小を表示したが、素子に限らず配線
の表示色，線種又は線の太さを変えて表示してもよく、
本実施例と同様の効果が得られる。
別によって遅延の大小を表示したが、素子に限らず配線
の表示色，線種又は線の太さを変えて表示してもよく、
本実施例と同様の効果が得られる。
【００１４】さらに、遅延値に応じた回路構成要素の表
示制御は独立したハードウェア又は大型コンピュータ，
ワークステーション，パーソナルコンピュータ等の CAD
システムに搭載するソフトウェアのいずれによっても実
現可能である。
示制御は独立したハードウェア又は大型コンピュータ，
ワークステーション，パーソナルコンピュータ等の CAD
システムに搭載するソフトウェアのいずれによっても実
現可能である。
【００１５】
【発明の効果】以上のように、本発明装置は素子以外の
回路構成要素が原因で増加した遅延の大小に応じて色，
線種等を変えて対応する回路構成要素を表示するので、
遅延の大小を一目で識別できてクリティカルパスの検出
等の遅延検証が容易に行えるという優れた効果を奏す
る。
回路構成要素が原因で増加した遅延の大小に応じて色，
線種等を変えて対応する回路構成要素を表示するので、
遅延の大小を一目で識別できてクリティカルパスの検出
等の遅延検証が容易に行えるという優れた効果を奏す
る。
【図１】本発明装置のブロック図である。
【図２】本発明装置による画面表示例を示す図である。
１ 素子固有遅延値格納部 ２ 遅延値格納部 ３ 遅延値差計算部 ４ 表示態様設定部 ５ 表示態様制御部 ６ 座標データ部 ７ 回路図表示制御部 ８ 回路図表示部 81 表示画面 82 表示条件領域
Claims (1)
- 【請求項１】 回路のレイアウト設計後に該回路を構成
する各素子の出力に生じる遅延値を算出して該レイアウ
ト設計の遅延検証を支援するレイアウト設計支援装置に
おいて、素子固有の遅延値を格納する手段と、素子の出
力に生じる遅延値から該素子固有の遅延値を減算して該
素子以外の回路構成要素により増加する遅延値を算出す
る手段と、各回路構成要素の回路図における座標データ
を格納する手段と、その遅延値の大小に応じた回路構成
要素の表示態様を設定する手段と、各回路構成要素を設
定した表示態様で表示して遅延の大きい回路構成要素を
明示する手段とを備えたことを特徴とするレイアウト設
計支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136846A JPH05334397A (ja) | 1992-05-28 | 1992-05-28 | レイアウト設計支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136846A JPH05334397A (ja) | 1992-05-28 | 1992-05-28 | レイアウト設計支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334397A true JPH05334397A (ja) | 1993-12-17 |
Family
ID=15184873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136846A Pending JPH05334397A (ja) | 1992-05-28 | 1992-05-28 | レイアウト設計支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334397A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997025681A1 (fr) * | 1996-01-08 | 1997-07-17 | Fujitsu Limited | Dispositif interactif de cao pour la conception de la mise en boitier d'un circuit logique |
| JP2010283179A (ja) * | 2009-06-05 | 2010-12-16 | Hitachi Ltd | プリント配線パターン表示装置及びそれを用いたシステム |
-
1992
- 1992-05-28 JP JP4136846A patent/JPH05334397A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997025681A1 (fr) * | 1996-01-08 | 1997-07-17 | Fujitsu Limited | Dispositif interactif de cao pour la conception de la mise en boitier d'un circuit logique |
| US6117183A (en) * | 1996-01-08 | 2000-09-12 | Fujitsu Limited | Interactive CAD apparatus for designing packaging of logic circuit design |
| JP2010283179A (ja) * | 2009-06-05 | 2010-12-16 | Hitachi Ltd | プリント配線パターン表示装置及びそれを用いたシステム |
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