JPH05274383A

JPH05274383A - 回路図表示制御システム

Info

Publication number: JPH05274383A
Application number: JP4068893A
Authority: JP
Inventors: Yuuko Hagiwara; 夕子萩原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-27
Filing date: 1992-03-27
Publication date: 1993-10-22

Abstract

(57)【要約】【目的】一つの素子にかかる負荷の状態が設計画面上
で把握でき、遅延時間を考えながら回路設計をすること
ができる回路図表示制御システムを提供する。【構成】回路図入力手段１０により入力した回路図の
回路情報を回路図情報格納手段２０に保持する。ファン
アウト計算手段３０により、素子の配線先数を計算す
る。この結果に従って、表示形式変更手段４０が素子ま
たは配線の表示形式を変更し、回路図表示手段５０によ
り、表示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル論理回路設計
用ＣＡＤシステムの回路図表示制御システムに関する。

【０００２】

【従来の技術】従来より、デジタル論理回路の設計に
は、Computer-Aided Design （以下、ＣＡＤと略称す
る。）システムが広く用いられている。近年ＬＳＩが大
規模化、高機能化するにつれて、ＬＳＩの機能設計にお
いても、機能モデルが拡大し、１チップ中の素子数も膨
大なものになっている。回路の組み合わせ方もいく通り
もあり、複雑であることから、設計した回路が全体から
見て、どの程度の偏りがあるかが分かりにくくなってい
る。一つの素子に多数配線され、負荷がかかり過ぎる
と、遅延時間が長くなり、回路設計上、大きな問題とな
る。しかしながら、従来のＣＡＤシステムでは、設計
画面上で一つの論理素子に対する負荷の状態を表示する
手段がなかった。

【０００３】

【発明が解決しようとする課題】従来のデジタル論理回
路設計用ＣＡＤシステムでは、一つの素子にかかる負荷
が遅延時間に大きく影響するにもかかわらず、その状態
を表示する手段がなかった。

【０００４】このような問題を解決するために、本発明
は、一つの素子にかかる負荷の状態が画面上でわかり、
遅延時間を考えながら回路設計をすることができる回路
図表示制御システムを提供することを目的とする。

【０００５】

【課題を解決するための手段】上述の目的を達成するた
めに本発明の回路図表示制御システムは、回路図を入力
する手段と、入力された回路図情報を格納する手段と、
回路図情報の回路配線の接続先の個数を計算する手段
と、回路配線の接続先個数に基づいて、回路図の表示形
式を変更する手段と、表示形式が変更された回路図を表
示する手段とを具備することを特徴とする。

【０００６】

【作用】各素子の回路配線の接続先個数に基づいて、回
路図上の配線や素子の表示形式を変更することにより、
各素子にかかる負荷の状態が設計画面上で把握でき、遅
延時間を考えながら回路設計することができる。

【０００７】

【実施例】本発明の実施例について図面を用いて説明す
る。

【０００８】図１は本発明の回路図表示制御システムの
構造を示すブロック図である。１０は回路図入力手段で
あり、キーボード等で回路図を入力する。この回路入力
手段１０で入力された回路図は、回路図情報格納手段２
０に送られ、回路図の素子および配線情報が認識され
る。３０はファンアウト計算手段であり、論理素子間配
線の接続先の個数が計算され、ファンアウト数が記憶さ
れる。４０は表示形式変更手段であり、ファンアウト計
算手段３０のファンアウト数に従って、回路図情報格納
手段２０の回路図情報の表示形式を変更する。表示変更
手段４０による回路図情報の変更は、各素子の配線先の
個数により、素子そのものの表示形式を変える方法、配
線の色を変える方法、配線の太さを変える方法等があ
る。５０は回路図表示手段であり、表示形式変更手段４
０により変更された回路図情報をディスプレイ画面に表
示する。

【０００９】次に本発明の回路図表示制御システムによ
り、表示変更された回路図の例について説明する。図２
は、回路図入力手段１０に入力された回路図の例であ
る。図２（Ａ）は論理式で表示したもの、図２（Ｂ）は
回路図で表示したものである。入力された回路図は回路
図情報格納手段２０により、ＡＮＤ素子が２個、ＯＲ素
子が１個、各素子間の配線情報が認識される。続いて、
ファンアウト計算手段３０により、ＡＮＤ１から出力さ
れる配線数は２本、ＡＮＤ２から出力される配線数は１
本、ＯＲ１から出力される配線数は１本であることが計
算される。

【００１０】素子の表示形式を変更して表示した例を図
３に示す。素子３１は入力素子、素子３２は出力素子で
ある。素子３３は太線で表示され、８本の配線が出力さ
れる素子である。素子３４は二重線で表示され、４本の
配線が出力される。素子３５は普通線で表示され、２本
の配線が出力される。素子３６は破線で表示され、１本
の配線が出力される。図２の回路図を本発明の回路図表
示制御システムによって表示変更した例が、図４であ
る。ＡＮＤ素子とＯＲ素子とが、出力される配線数によ
り、それぞれ素子３５と素子３６で表示される。

【００１１】次に配線の表示形式を変更した例を図５に
示す。配線５１は太線で表示され、接続先が８本あるこ
とを示す。配線５２は太い破線で表示され、接続先が４
本あることを示す。配線５３は普通線で表示され、接続
先が２本あることを示す。配線５４は破線で表示され、
接続先が１本あることを示す。回路図表示手段５０がカ
ラーディスプレイである場合は、素子および配線の線の
種類を変更するほかに色を変えて区別することもでき
る。例えば配線５１を赤、配線５２を橙、配線５３を
黄、配線５４を黄緑とする。このように表示形式の変更
方法は、様々考えることができ、本実施例に限られるこ
とはない。

【００１２】このように、設計画面上に表示された回路
図の素子または配線の表示形式を変更することにより、
各素子の配線先の数がわかり、負荷の偏りを把握するこ
とができる。

【００１３】

【発明の効果】以上説明したように、本発明の回路図表
示制御システムによれば、一つの素子にかかる負荷の状
態が画面上から把握することができ、遅延時間を考えな
がら回路設計をすることができるので、効率良く、質の
高いＣＡＤシステムによる回路設計を行うことができ
る。

【図面の簡単な説明】

【図１】発明の回路図表示制御システムの構造を示すブ
ロック図

【図２】表示変更される前の回路図

【図３】表示変更された回路図の一例

【図４】表示変更された回路図の他の例

【図５】表示変更された回路図の他の例

【符号の説明】

１０………回路図入力手段２０………回路図情報格納手段３０………ファンアウト計算手段４０………表示形式変更手段５０………回路図表示手段

Claims

【特許請求の範囲】

【請求項１】回路図を入力する手段と、入力された回
路図情報を格納する手段と、前記回路図情報の回路配線
の接続先の個数を計算する手段と、前記回路配線の接続
先個数に基づいて、前記回路図の表示形式を変更する手
段と、前記表示形式が変更された回路図を表示する手段
とを具備することを特徴とする回路図表示制御システ
ム。
【請求項２】前記回路図の表示形式を変更する手段
は、前記接続先個数に基づいて、前記回路図の素子の表
示形式を変更することを特徴とする請求項１の回路図表
示制御システム。
【請求項３】前記回路図の表示形式を変更する手段
は、前記配線先個数に基づいて、前記回路図の配線の色
を変更して表示することを特徴とする請求項１の回路図
表示制御システム。
【請求項４】前記回路図の表示形式を変更する手段
は、前記配線先個数に基づいて、前記回路図の配線の太
さを変更して表示することを特徴とする請求項１の回路
図表示制御システム。