JPH04346239A - Ｌｓｉチップ設計装置 - Google Patents
Ｌｓｉチップ設計装置Info
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- JPH04346239A JPH04346239A JP3119673A JP11967391A JPH04346239A JP H04346239 A JPH04346239 A JP H04346239A JP 3119673 A JP3119673 A JP 3119673A JP 11967391 A JP11967391 A JP 11967391A JP H04346239 A JPH04346239 A JP H04346239A
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- lsi
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩチップ設計装置に
関し、特にＬＳＩのパッケージにワイヤーボンディング
方法でＬＳＩチップを組立る場合のＬＳＩチップの外形
及び、パッドをコンピュータを用い対話的に設計する装
置に関する。
関し、特にＬＳＩのパッケージにワイヤーボンディング
方法でＬＳＩチップを組立る場合のＬＳＩチップの外形
及び、パッドをコンピュータを用い対話的に設計する装
置に関する。
【０００２】
【従来の技術】従来、ＬＳＩパッケージに組立可能なチ
ップを設計するために、パッケージを設計する専用ＣＡ
Ｄ（以下、パッケージＣＡＤと称する）を用い、１つの
ＬＳＩチップと１つのＬＳＩパッケージの組立検証を行
い、不具合があった場合、ＬＳＩチップのパッドの座標
等のデータを変更し、再度検証を行うということを繰り
返し、ＬＳＩパッケージに組立可能なＬＳＩチップを設
計していた。
ップを設計するために、パッケージを設計する専用ＣＡ
Ｄ（以下、パッケージＣＡＤと称する）を用い、１つの
ＬＳＩチップと１つのＬＳＩパッケージの組立検証を行
い、不具合があった場合、ＬＳＩチップのパッドの座標
等のデータを変更し、再度検証を行うということを繰り
返し、ＬＳＩパッケージに組立可能なＬＳＩチップを設
計していた。
【０００３】
【発明が解決しようとする課題】しかし、パッケージＣ
ＡＤは、１度に１つのＬＳＩチップと１つのＬＳＩパッ
ケージとの間の組立検証しか出来ず、同じＬＳＩチップ
を複数のパッケージに組立ようとしたとき、パッケージ
の数だけ別々に組立検証を行わなくてはならず、不具合
がありバッドの座標を変更したときなどは、再度全ての
ＬＳＩパッケージとの組立検証を別々におこない、すべ
てのＬＳＩパッケージに対象のＬＳＩチップが組立可能
か検証しなくてはならなかった為時間がかかるという問
題点があった。
ＡＤは、１度に１つのＬＳＩチップと１つのＬＳＩパッ
ケージとの間の組立検証しか出来ず、同じＬＳＩチップ
を複数のパッケージに組立ようとしたとき、パッケージ
の数だけ別々に組立検証を行わなくてはならず、不具合
がありバッドの座標を変更したときなどは、再度全ての
ＬＳＩパッケージとの組立検証を別々におこない、すべ
てのＬＳＩパッケージに対象のＬＳＩチップが組立可能
か検証しなくてはならなかった為時間がかかるという問
題点があった。
【０００４】またこの場合、１つのＬＳＩチップと１つ
のＬＳＩパッケージの組立条件しか検証できないので、
１つのパッケージとの間で不具合がありその不具合を解
消するためにパッドの移動をおこなうと、その移動のた
め他のパッケージとの組立条件が満たされなくなってし
まうということがおこり、複数のパッケージに組立可能
なＬＳＩチップを設計することは、困難であるという問
題点があった。
のＬＳＩパッケージの組立条件しか検証できないので、
１つのパッケージとの間で不具合がありその不具合を解
消するためにパッドの移動をおこなうと、その移動のた
め他のパッケージとの組立条件が満たされなくなってし
まうということがおこり、複数のパッケージに組立可能
なＬＳＩチップを設計することは、困難であるという問
題点があった。
【０００５】
【課題を解決するための手段】第１の発明は、ＬＳＩパ
ッケージにワイヤーボンディング方法で組立られるＬＳ
Ｉチップの外形及びＬＳＩチップのバッドをディスプレ
イ等の表示装置、キーボード、マウス等の入力装置を用
いて対話的に設計するＬＳＩチップ設計装置において、
（ａ）パッド寸法やパッド間隔やワイヤー寸法等の組立
条件と、前記ＬＳＩチップの外形寸法や前記パッド寸法
、パッド座標等のチップ情報と、前記チップを搭載する
複数のＬＳＩパッケージにおける前記パッドと前記ＬＳ
Ｉパッケージとのワイヤー接続情報とを予じめ記憶する
主記憶装置と、（ｂ）前記入力装置を介して入力される
チップ変更情報を受けて前記主記憶装置における前記チ
ップ情報及び前記パッドと前記複数のＬＳＩパッケージ
とのワイヤー接続情報を更新し、ワイヤー接続変更情報
を受けて前記主記憶装置における前記パッドと前記ワイ
ヤー接続変更情報で指定されたＬＳＩパッケージとのワ
イヤー接続情報を更新する情報入力手段と、（ｃ）前記
主記憶装置における前記チップ情報、及び前記パッドと
前記複数のＬＳＩパッケージとの前記ワイヤー接続情報
に変化があると前記組立条件を満たしているかをリアル
タイムにチェックし満たしていなければエラー情報を前
記複数のＬＳＩパッケージ毎に前記主記憶装置に登録す
るリアルタイムチェック手段と、（ｄ）前記主記憶装置
における前記チップ情報及び前記ワイヤー接続情報に変
化があると前記主記憶装置における前記チップ情報とワ
イヤー接続情報を基に、前記入力装置を介して指定され
たＬＳＩパッケージに関する前記エラー情報を付記した
前記チップとの接続図及び前記複数のＬＳＩパッケージ
全体の前記エラー有無情報を予じめ決められたフォーマ
ットで前記ディスプレイに表示する画面表示手段と、か
ら構成されることを特徴とする。
ッケージにワイヤーボンディング方法で組立られるＬＳ
Ｉチップの外形及びＬＳＩチップのバッドをディスプレ
イ等の表示装置、キーボード、マウス等の入力装置を用
いて対話的に設計するＬＳＩチップ設計装置において、
（ａ）パッド寸法やパッド間隔やワイヤー寸法等の組立
条件と、前記ＬＳＩチップの外形寸法や前記パッド寸法
、パッド座標等のチップ情報と、前記チップを搭載する
複数のＬＳＩパッケージにおける前記パッドと前記ＬＳ
Ｉパッケージとのワイヤー接続情報とを予じめ記憶する
主記憶装置と、（ｂ）前記入力装置を介して入力される
チップ変更情報を受けて前記主記憶装置における前記チ
ップ情報及び前記パッドと前記複数のＬＳＩパッケージ
とのワイヤー接続情報を更新し、ワイヤー接続変更情報
を受けて前記主記憶装置における前記パッドと前記ワイ
ヤー接続変更情報で指定されたＬＳＩパッケージとのワ
イヤー接続情報を更新する情報入力手段と、（ｃ）前記
主記憶装置における前記チップ情報、及び前記パッドと
前記複数のＬＳＩパッケージとの前記ワイヤー接続情報
に変化があると前記組立条件を満たしているかをリアル
タイムにチェックし満たしていなければエラー情報を前
記複数のＬＳＩパッケージ毎に前記主記憶装置に登録す
るリアルタイムチェック手段と、（ｄ）前記主記憶装置
における前記チップ情報及び前記ワイヤー接続情報に変
化があると前記主記憶装置における前記チップ情報とワ
イヤー接続情報を基に、前記入力装置を介して指定され
たＬＳＩパッケージに関する前記エラー情報を付記した
前記チップとの接続図及び前記複数のＬＳＩパッケージ
全体の前記エラー有無情報を予じめ決められたフォーマ
ットで前記ディスプレイに表示する画面表示手段と、か
ら構成されることを特徴とする。
【０００６】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の１実施例の構成ブロック図
、図２は本発明の対象であるＬＳＩパッケージの構成図
、図３は、本発明に関連する組立条件の１例を説明する
図、図４は本発明の１実施例のディスプレイ表示画面例
を説明する図である。
、図２は本発明の対象であるＬＳＩパッケージの構成図
、図３は、本発明に関連する組立条件の１例を説明する
図、図４は本発明の１実施例のディスプレイ表示画面例
を説明する図である。
【０００８】図１において、１は主記憶部を備え各機能
を実行する処理装置である。また２はマウス、３はキー
ボードを表し処理装置１へのデータ、作業指示を入力す
る。またディスプレイ４は、チップ，ＬＳＩパッケージ
，組立条件エラー等を表示する。５は設計終了したチッ
プ情報等のメモリー内の情報を出力する磁気記憶装置で
ある。
を実行する処理装置である。また２はマウス、３はキー
ボードを表し処理装置１へのデータ、作業指示を入力す
る。またディスプレイ４は、チップ，ＬＳＩパッケージ
，組立条件エラー等を表示する。５は設計終了したチッ
プ情報等のメモリー内の情報を出力する磁気記憶装置で
ある。
【０００９】１０は、マウス２，キーボード３より、設
計を行いたいチップに関するデータ（チップ外形寸法，
パッド座標など）、組立条件及びそのチップを搭載した
い複数の既存のＬＳＩパッケージの名前、さらにそのＬ
ＳＩパッケージの内部リードとチップパッドを電気的に
接続させるボンディングワイヤー（以下、ワイヤーと称
す）に関するデータを主記憶部内に登録，削除，変更を
行える機能をもつ情報入力機能部を表す。
計を行いたいチップに関するデータ（チップ外形寸法，
パッド座標など）、組立条件及びそのチップを搭載した
い複数の既存のＬＳＩパッケージの名前、さらにそのＬ
ＳＩパッケージの内部リードとチップパッドを電気的に
接続させるボンディングワイヤー（以下、ワイヤーと称
す）に関するデータを主記憶部内に登録，削除，変更を
行える機能をもつ情報入力機能部を表す。
【００１０】１１は、主記憶部内のチップと任意の１つ
のＬＳＩパッケージとそのＬＳＩパッケージの内部リー
ドと、チップとの間のワイヤーを表示させ、さらにその
間の組立条件エラーの詳細をディスプレイ上に表示させ
る機能、主記憶部に登録されている複数のＬＳＩパッケ
ージの名前を表示させる機能、それぞれのＬＳＩパッケ
ージとチップとの間の全ての組立条件を満たしているか
を表すマークを表示させる機能、及び、最後にリアルタ
イムチェック機能部１２で行われた組立条件チェックの
結果を表す機能をもち、さらに主記憶部内の情報が情報
入力機能部１０，リアルタイムチェック機能部１２によ
って変更された場合即座にディスプレイ上の表示を更新
させる画面表示機能部を表す。
のＬＳＩパッケージとそのＬＳＩパッケージの内部リー
ドと、チップとの間のワイヤーを表示させ、さらにその
間の組立条件エラーの詳細をディスプレイ上に表示させ
る機能、主記憶部に登録されている複数のＬＳＩパッケ
ージの名前を表示させる機能、それぞれのＬＳＩパッケ
ージとチップとの間の全ての組立条件を満たしているか
を表すマークを表示させる機能、及び、最後にリアルタ
イムチェック機能部１２で行われた組立条件チェックの
結果を表す機能をもち、さらに主記憶部内の情報が情報
入力機能部１０，リアルタイムチェック機能部１２によ
って変更された場合即座にディスプレイ上の表示を更新
させる画面表示機能部を表す。
【００１１】１２は情報入力機能部１０によって主記憶
部内に情報が登録されたり、主記憶部内の情報が変更，
削除されたとき、即座に変化した情報に関連する全ての
組立条件チェックを行い、その結果を主記憶部内に登録
したり、主記憶部のエラー情報を変更，削除したりする
リアルタイムチェック機能部を表す。
部内に情報が登録されたり、主記憶部内の情報が変更，
削除されたとき、即座に変化した情報に関連する全ての
組立条件チェックを行い、その結果を主記憶部内に登録
したり、主記憶部のエラー情報を変更，削除したりする
リアルタイムチェック機能部を表す。
【００１２】１３は既存のＬＳＩパッケージに関する情
報が記憶されているＬＳＩパッケージデータベースを表
す。
報が記憶されているＬＳＩパッケージデータベースを表
す。
【００１３】次に、図２において、２０はチップであり
、２１はＬＳＩパッケージの１部であるリードフレーム
の内部リードを表す、２２はチップ２０のチップパッド
を表し、２３は、チップパッド２２と内部リード２１を
電気的に接続させるワイヤーを表す。
、２１はＬＳＩパッケージの１部であるリードフレーム
の内部リードを表す、２２はチップ２０のチップパッド
を表し、２３は、チップパッド２２と内部リード２１を
電気的に接続させるワイヤーを表す。
【００１４】又、図３において、３１はチップ、３２は
ＬＳＩパッケージの内部リード、３３はワイヤー、３４
はチップパッドをそれぞれ表している。つぎに４１〜４
６は１つ１つのワイヤーに対しての組立条件の対象項目
であり、それぞれの項目の値は一定範囲内でなければい
けない。４１はワイヤー長、４２は内部リード上のワイ
ヤー長、４３はチップ上のワイヤー長、４４はワイヤー
とそのワイヤーが交差しているチップの外部辺とのワイ
ヤー角度、４５はワイヤーと隣接の内部リードとのワイ
ヤー隣接リード間隔、４６はワイヤーと隣接のワイヤー
とのワイヤー隣接ワイヤー間隔をそれぞれ表す。また５
０，５１は１つ１つのパッドの組立条件の対象項目であ
り、それぞれの項目の値は一定範囲内でなければいけな
い。５０はチップパッドと隣接のチップパッドとのパッ
ド間隔、５１はチップパッドのパッド寸法をそれぞれ表
す。
ＬＳＩパッケージの内部リード、３３はワイヤー、３４
はチップパッドをそれぞれ表している。つぎに４１〜４
６は１つ１つのワイヤーに対しての組立条件の対象項目
であり、それぞれの項目の値は一定範囲内でなければい
けない。４１はワイヤー長、４２は内部リード上のワイ
ヤー長、４３はチップ上のワイヤー長、４４はワイヤー
とそのワイヤーが交差しているチップの外部辺とのワイ
ヤー角度、４５はワイヤーと隣接の内部リードとのワイ
ヤー隣接リード間隔、４６はワイヤーと隣接のワイヤー
とのワイヤー隣接ワイヤー間隔をそれぞれ表す。また５
０，５１は１つ１つのパッドの組立条件の対象項目であ
り、それぞれの項目の値は一定範囲内でなければいけな
い。５０はチップパッドと隣接のチップパッドとのパッ
ド間隔、５１はチップパッドのパッド寸法をそれぞれ表
す。
【００１５】さらに、図４において、ディスプレイ上に
設計対象であるチップ６１，チップパッド６４，６５が
表示されている。またこのチップを搭載した複数のＬＳ
Ｉパッケージのうち１つのＬＳＩパッケージの内部リー
ド６２、ワイヤー６３およびワイヤーが長すぎることを
示すエラー表示１（７０）、チップ上のワイヤーの長さ
が長すぎることを示すエラー表示２（７１）の様な、表
示してあるＬＳＩパッケージとチップとの間の組立条件
エラーの詳細が表示されている。
設計対象であるチップ６１，チップパッド６４，６５が
表示されている。またこのチップを搭載した複数のＬＳ
Ｉパッケージのうち１つのＬＳＩパッケージの内部リー
ド６２、ワイヤー６３およびワイヤーが長すぎることを
示すエラー表示１（７０）、チップ上のワイヤーの長さ
が長すぎることを示すエラー表示２（７１）の様な、表
示してあるＬＳＩパッケージとチップとの間の組立条件
エラーの詳細が表示されている。
【００１６】またパッケージ名表示エリア８０には、チ
ップ６１を搭載したい複数のＬＳＩパッケージの名前が
表示される。本実施例では、Ｐ１〜Ｐ５という名前のＬ
ＳＩパッケージと組立条件チェックをしながらチップを
設計している。尚画面上に表示されている内部リードの
ＬＳＩパッケージの名前の表示は反転する。図の例では
、Ｐ４のＬＳＩパッケージが画面上に表示されている。
ップ６１を搭載したい複数のＬＳＩパッケージの名前が
表示される。本実施例では、Ｐ１〜Ｐ５という名前のＬ
ＳＩパッケージと組立条件チェックをしながらチップを
設計している。尚画面上に表示されている内部リードの
ＬＳＩパッケージの名前の表示は反転する。図の例では
、Ｐ４のＬＳＩパッケージが画面上に表示されている。
【００１７】全組立チェック有無表示エリア８１には、
それぞれのＬＳＩパッケージとチップ６１との間のすべ
ての組立条件が満たされているかを表すマークが表示さ
れる。図の例では、Ｐ１，Ｐ３，Ｐ４の３つのＬＳＩパ
ッケージとチップとの間になんらかの組立条件エラーが
あることを表している。
それぞれのＬＳＩパッケージとチップ６１との間のすべ
ての組立条件が満たされているかを表すマークが表示さ
れる。図の例では、Ｐ１，Ｐ３，Ｐ４の３つのＬＳＩパ
ッケージとチップとの間になんらかの組立条件エラーが
あることを表している。
【００１８】またリアルタイムチェック結果表示エリラ
８２には、最後に行われた、リアルタイムチェックの結
果が表示される。１回のリアルタイムチェックでは、そ
れぞれのＬＳＩパッケージとの間のすべての組立条件の
チェックを行うわけではなく、主記憶部の内容に変化の
あったものに関する組立条件チェック項目のみをそれぞ
れのＬＳＩパッケージとの間で行い、その結果エラーの
あったパッケージの横にマークを表示する。図の例では
、最後に行われた、リアルタイムチェックでは、Ｐ３，
Ｐ４のＬＳＩパッケージとの間にエラーがあったことを
表している。
８２には、最後に行われた、リアルタイムチェックの結
果が表示される。１回のリアルタイムチェックでは、そ
れぞれのＬＳＩパッケージとの間のすべての組立条件の
チェックを行うわけではなく、主記憶部の内容に変化の
あったものに関する組立条件チェック項目のみをそれぞ
れのＬＳＩパッケージとの間で行い、その結果エラーの
あったパッケージの横にマークを表示する。図の例では
、最後に行われた、リアルタイムチェックでは、Ｐ３，
Ｐ４のＬＳＩパッケージとの間にエラーがあったことを
表している。
【００１９】次に図１と図４を用いて動作を説明する。
【００２０】作業者はまず、情報入力機能部１０を使用
し、組立条件を主記憶部に登録する。
し、組立条件を主記憶部に登録する。
【００２１】次に、情報入力機能部１０を使用し、設計
を行いたいチップの初期情報として、チップ外形寸法，
パッド寸法，各パッドの初期座標、またそのチップを搭
載したいＬＳＩパッケージの名前を主記憶部に順次登録
していく。ＬＳＩパッケージの名前を登録した時点で各
ＬＳＩパッケージデータはＬＳＩパッケージデータベー
ス１３より主記憶部に読み込まれる。次にワイヤーの情
報（どのチップパッドと、どのＬＳＩパッケージのどの
内部リードとを接続させるかの情報）を順次主記憶部に
登録する。尚その際、主記憶部に情報が登録されるたび
ごとに、リアルタイムチェック機能部によって、登録さ
れてくる情報に関する組立条件チェックを行い、主記憶
部上の各ＬＳＩパッケージとチップとの間のエラー情報
を更新していく。このことによって、各ＬＳＩパッケー
ジとチップとの間の全ての組立条件エラー情報は、主記
憶部上に記憶され、この情報は、画面表示機能部により
、１つでも組立条件エラーがあると、ディスプレイ上の
全組立チェック有無表示エリア（図４．８０）にマーク
を表示し、エラーが無くなれば、マークを消すことによ
り、作業者は、どのＬＳＩパッケージとチップとの間で
組立条件が満たされていないかを常に知ることができる
。また各ＬＳＩパッケージとチップとのエラーの詳細を
知りたい時は、情報入力機能部１０から画面表示機能部
１１に、ディスプレイ４上に表示するＬＳＩパッケージ
を切り替え、画面上にそのエラーの詳細を表示させる（
図４．７０，７１）。
を行いたいチップの初期情報として、チップ外形寸法，
パッド寸法，各パッドの初期座標、またそのチップを搭
載したいＬＳＩパッケージの名前を主記憶部に順次登録
していく。ＬＳＩパッケージの名前を登録した時点で各
ＬＳＩパッケージデータはＬＳＩパッケージデータベー
ス１３より主記憶部に読み込まれる。次にワイヤーの情
報（どのチップパッドと、どのＬＳＩパッケージのどの
内部リードとを接続させるかの情報）を順次主記憶部に
登録する。尚その際、主記憶部に情報が登録されるたび
ごとに、リアルタイムチェック機能部によって、登録さ
れてくる情報に関する組立条件チェックを行い、主記憶
部上の各ＬＳＩパッケージとチップとの間のエラー情報
を更新していく。このことによって、各ＬＳＩパッケー
ジとチップとの間の全ての組立条件エラー情報は、主記
憶部上に記憶され、この情報は、画面表示機能部により
、１つでも組立条件エラーがあると、ディスプレイ上の
全組立チェック有無表示エリア（図４．８０）にマーク
を表示し、エラーが無くなれば、マークを消すことによ
り、作業者は、どのＬＳＩパッケージとチップとの間で
組立条件が満たされていないかを常に知ることができる
。また各ＬＳＩパッケージとチップとのエラーの詳細を
知りたい時は、情報入力機能部１０から画面表示機能部
１１に、ディスプレイ４上に表示するＬＳＩパッケージ
を切り替え、画面上にそのエラーの詳細を表示させる（
図４．７０，７１）。
【００２２】作業者は、チップ６１が各ＬＳＩパッケー
ジとの間で組立条件が全て満たさせるために、パッド６
５の座標や、ワイヤー６３の接続などを情報入力機能部
１０を使用し変更させる。また変更すると、即座にリア
ルタイムチェック機能部１２により、組立条件チェック
が行われ、作業者は結果をすぐに知ることができる。
ジとの間で組立条件が全て満たさせるために、パッド６
５の座標や、ワイヤー６３の接続などを情報入力機能部
１０を使用し変更させる。また変更すると、即座にリア
ルタイムチェック機能部１２により、組立条件チェック
が行われ、作業者は結果をすぐに知ることができる。
【００２３】たとえば、図４のＬＳＩパッケージの内部
リードと、パッド６５との間のワイヤーの長さが長すぎ
るエラー表示１（７０）があった場合、情報入力機能部
１０よりパッド６５の座標を変更させ、このＬＳＩパッ
ケージの内部リードとの間のワイヤーの長さを短くにす
る。尚この際、パッドの座標を変更したとたん、リアル
タイムチェック機能部１２により、パッド６５に関する
組立条件チェック（パッドと隣接パッドとの距離のチェ
ックなど）と、それぞれのＬＳＩパッケージでパッド６
５に接続されているワイヤーの組立条件に関するチェッ
ク（それぞれのワイヤーの長さのチェックなど）が行わ
れもしエラーがあった場合リアルタイムチェック結果表
示エリア（図４、８２）にエラーマークが表示される。 このことにより、作業者は、パッド６５の座標を変更し
た行為によって、各ＬＳＩパッケージとの間で組立条件
がエラーになるかどうかを即座に確かめることができる
。
リードと、パッド６５との間のワイヤーの長さが長すぎ
るエラー表示１（７０）があった場合、情報入力機能部
１０よりパッド６５の座標を変更させ、このＬＳＩパッ
ケージの内部リードとの間のワイヤーの長さを短くにす
る。尚この際、パッドの座標を変更したとたん、リアル
タイムチェック機能部１２により、パッド６５に関する
組立条件チェック（パッドと隣接パッドとの距離のチェ
ックなど）と、それぞれのＬＳＩパッケージでパッド６
５に接続されているワイヤーの組立条件に関するチェッ
ク（それぞれのワイヤーの長さのチェックなど）が行わ
れもしエラーがあった場合リアルタイムチェック結果表
示エリア（図４、８２）にエラーマークが表示される。 このことにより、作業者は、パッド６５の座標を変更し
た行為によって、各ＬＳＩパッケージとの間で組立条件
がエラーになるかどうかを即座に確かめることができる
。
【００２４】この様にエラーを参照しながら、各情報を
変更しながら作業者は、複数のＬＳＩパッケージに搭載
可能なチップを対話的に設計していくことが出来る。
変更しながら作業者は、複数のＬＳＩパッケージに搭載
可能なチップを対話的に設計していくことが出来る。
【００２５】また設計し終ったチップ及びＬＳＩパッケ
ージとの組合せに関する情報は磁気記憶装置５によって
、出力することができる。
ージとの組合せに関する情報は磁気記憶装置５によって
、出力することができる。
【００２６】
【発明の効果】以上説明したように、チップの設計、と
くに、複数のＬＳＩパッケージに搭載できるチップを設
計する際、本発明の装置を用いることにより、短時間に
正確に設計できるという効果がある。
くに、複数のＬＳＩパッケージに搭載できるチップを設
計する際、本発明の装置を用いることにより、短時間に
正確に設計できるという効果がある。
【図１】本発明の１実施例を示すブロック図である。
【図２】本発明の対象であるＬＳＩパッケージの構成図
である。
である。
【図３】本発明に関連する組立条件の１例を説明する図
である。
である。
【図４】本発明の１実施例のディスプレイ表示画面例を
説明する図である。
説明する図である。
１ 処理装置
２ マウス
３ キーボード
４ ディスプレイ
５ 磁気記憶装置
１０ 情報入力機能部
１１ 画面表示機能部
１２ リアルタイムチェック機能部１３
ＬＳＩパッケージデータベース２０，３１，６１
チップ ２１，３２，６２ 内部リード ２２，３４ チップパッド ２３，３３，６３ ワイヤー ４１ ワイヤー長 ４２ リード上ワイヤー長 ４３ チップ上ワイヤー長 ４４ ワイヤー角度 ４５ ワイヤー隣接リード間隔 ４６ ワイヤー隣接ワイヤー間隔５０ パ
ッド間隔 ５１ パッド寸法 ６４，６５ パッド ７０ エラー表示１ ７１ エラー表示２ ８０ パッケージ名表示エリア
ＬＳＩパッケージデータベース２０，３１，６１
チップ ２１，３２，６２ 内部リード ２２，３４ チップパッド ２３，３３，６３ ワイヤー ４１ ワイヤー長 ４２ リード上ワイヤー長 ４３ チップ上ワイヤー長 ４４ ワイヤー角度 ４５ ワイヤー隣接リード間隔 ４６ ワイヤー隣接ワイヤー間隔５０ パ
ッド間隔 ５１ パッド寸法 ６４，６５ パッド ７０ エラー表示１ ７１ エラー表示２ ８０ パッケージ名表示エリア
Claims (1)
- 【請求項１】 ＬＳＩパッケージにワイヤーボンディ
ング方法で組立られるＬＳＩチップの外形及びＬＳＩチ
ップのパッドをディスプレイ等の表示装置、キーボード
、マウス等の入力装置を用いて対話的に設計するＬＳＩ
チップ設計装置において、（ａ）パッド寸法やパッド間
隔やワイヤー寸法等の組立条件と、前記ＬＳＩチップの
外形寸法や前記パッド寸法、パッド座標等のチップ情報
と、前記チップを搭載する複数のＬＳＩパッケージにお
ける前記パッドと前記ＬＳＩパッケージとのワイヤー接
続情報とを予じめ記憶する主記憶装置と、（ｂ）前記入
力装置を介して入力されるチップ変更情報を受けて前記
主記憶装置における前記チップ情報及び前記パッドと前
記複数のＬＳＩパッケージとのワイヤー接続情報を更新
し、ワイヤー接続変更情報を受けて前記主記憶装置にお
ける前記パッドと前記ワイヤー接続変更情報で指定され
たＬＳＩパッケージとのワイヤー接続情報を更新する情
報入力手段と、（ｃ）前記主記憶装置における前記チッ
プ情報、及び前記パッドと前記複数のＬＳＩパッケージ
との前記ワイヤー接続情報に変化があると前記組立条件
を満たしているかをリアルタイムにチェックし満たして
いなければエラー情報を前記複数のＬＳＩパッケージ毎
に前記主記憶装置に登録するリアルタイムチェック手段
と、（ｄ）前記主記憶装置における前記チップ情報及び
前記ワイヤー接続情報に変化があると前記主記憶装置に
おける前記チップ情報とワイヤー接続情報を基に、前記
入力装置を介して指定されたＬＳＩパッケージに関する
前記エラー情報を付記した前記チップとの接続図及び前
記複数のＬＳＩパッケージ全体の前記エラー有無情報を
予じめ決められたフォーマットで前記ディスプレイに表
示する画面表示手段と、から構成されることを特徴とす
るＬＳＩチップ設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119673A JP2536326B2 (ja) | 1991-05-24 | 1991-05-24 | Ｌｓｉチップ設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119673A JP2536326B2 (ja) | 1991-05-24 | 1991-05-24 | Ｌｓｉチップ設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346239A true JPH04346239A (ja) | 1992-12-02 |
| JP2536326B2 JP2536326B2 (ja) | 1996-09-18 |
Family
ID=14767222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119673A Expired - Fee Related JP2536326B2 (ja) | 1991-05-24 | 1991-05-24 | Ｌｓｉチップ設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536326B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172109A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | Ｌｓｉ設計支援システム |
| JPH11274220A (ja) * | 1998-01-05 | 1999-10-08 | Texas Instr Inc <Ti> | ビデオワイヤボンダシステムとその操作方法 |
| US6802048B2 (en) | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
-
1991
- 1991-05-24 JP JP3119673A patent/JP2536326B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172109A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | Ｌｓｉ設計支援システム |
| JPH11274220A (ja) * | 1998-01-05 | 1999-10-08 | Texas Instr Inc <Ti> | ビデオワイヤボンダシステムとその操作方法 |
| US6802048B2 (en) | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536326B2 (ja) | 1996-09-18 |
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