JPH05335332A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH05335332A JPH05335332A JP4161791A JP16179192A JPH05335332A JP H05335332 A JPH05335332 A JP H05335332A JP 4161791 A JP4161791 A JP 4161791A JP 16179192 A JP16179192 A JP 16179192A JP H05335332 A JPH05335332 A JP H05335332A
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Abstract
(57)【要約】
【目的】 ソース領域とドレイン領域とをゲート電極か
ら一定距離離した構造を工程簡単にして形成する。 【構成】 パッシベーション膜１９に開口部２０を形成
した後、この開口部２０を通して高濃度の不純物注入を
行って、ポリシリコン膜１４のうち将来ソース電極およ
びドレイン電極と接する部分にのみソース領域２１およ
びドレイン領域２２を形成する。このようにすれば、パ
ッシベーション膜１９を利用してソース領域２１とドレ
イン領域２２とをゲート電極１６ａから一定距離離すこ
とができるため、一定距離離すための特別のマスク形成
工程は不要になり、工程を簡単にし得る。
ら一定距離離した構造を工程簡単にして形成する。 【構成】 パッシベーション膜１９に開口部２０を形成
した後、この開口部２０を通して高濃度の不純物注入を
行って、ポリシリコン膜１４のうち将来ソース電極およ
びドレイン電極と接する部分にのみソース領域２１およ
びドレイン領域２２を形成する。このようにすれば、パ
ッシベーション膜１９を利用してソース領域２１とドレ
イン領域２２とをゲート電極１６ａから一定距離離すこ
とができるため、一定距離離すための特別のマスク形成
工程は不要になり、工程を簡単にし得る。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタおよ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタには、通常のＭＯＳ構
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightiy Doped Drain）構造と呼
ばれるものがある。このＬＤＤ構造の薄膜トランジスタ
は、従来、図９に示すようにして製造されている。
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightiy Doped Drain）構造と呼
ばれるものがある。このＬＤＤ構造の薄膜トランジスタ
は、従来、図９に示すようにして製造されている。
【０００３】まず、ガラスなどの絶縁基板１上に下地絶
縁膜２を形成し、その上に半導体膜としてポリシリコン
膜３を形成する。次に、ポリシリコン膜３のチャンネル
領域３ａ上の部分にゲート絶縁膜４とゲート電極５を形
成する。次に、ゲート電極５をマスクとして不純物を低
濃度にイオン注入することにより、ポリシリコン膜３の
ゲート電極５下以外の部分に低濃度不純物領域６を形成
する。その後、ゲート電極５とゲート絶縁膜４の周囲に
フォトレジストパターン７を形成し、これをマスクとし
て不純物を高濃度にイオン注入することにより、フォト
レジストパターン７より外側のポリシリコン膜３部分に
ソース領域８ａとドレイン領域８ｂを形成する。その後
は、フォトレジストパターン７を除去した後、図示しな
いが全面にパッシベーション膜を形成し、コンタクトホ
ールを開け、ソース電極とドレイン電極を形成すること
によりＬＤＤ構造の薄膜トランジスタを完成させる。
縁膜２を形成し、その上に半導体膜としてポリシリコン
膜３を形成する。次に、ポリシリコン膜３のチャンネル
領域３ａ上の部分にゲート絶縁膜４とゲート電極５を形
成する。次に、ゲート電極５をマスクとして不純物を低
濃度にイオン注入することにより、ポリシリコン膜３の
ゲート電極５下以外の部分に低濃度不純物領域６を形成
する。その後、ゲート電極５とゲート絶縁膜４の周囲に
フォトレジストパターン７を形成し、これをマスクとし
て不純物を高濃度にイオン注入することにより、フォト
レジストパターン７より外側のポリシリコン膜３部分に
ソース領域８ａとドレイン領域８ｂを形成する。その後
は、フォトレジストパターン７を除去した後、図示しな
いが全面にパッシベーション膜を形成し、コンタクトホ
ールを開け、ソース電極とドレイン電極を形成すること
によりＬＤＤ構造の薄膜トランジスタを完成させる。
【０００４】上記のような製造方法においては、ゲート
電極５とゲート絶縁膜４の周囲に形成したフォトレジス
トパターン７がゲート電極５より幅広な分だけソース領
域８ａとドレイン領域８ｂをゲート電極５から離して形
成することができる。そして、このソース領域８ａおよ
びドレイン領域８ｂとゲート電極５下のチャンネル領域
３ａ間には低濃度不純物領域６を残すことができ、この
低濃度不純物領域６で高電界の緩和を図って、耐圧を向
上した素子を得ることができる。
電極５とゲート絶縁膜４の周囲に形成したフォトレジス
トパターン７がゲート電極５より幅広な分だけソース領
域８ａとドレイン領域８ｂをゲート電極５から離して形
成することができる。そして、このソース領域８ａおよ
びドレイン領域８ｂとゲート電極５下のチャンネル領域
３ａ間には低濃度不純物領域６を残すことができ、この
低濃度不純物領域６で高電界の緩和を図って、耐圧を向
上した素子を得ることができる。
【０００５】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の製造方法では、ソース領域８ａとドレイン領域
８ｂをゲート電極５から一定距離離すためのマスクとし
て最終的には不要なフォトレジストパターン７を形成し
なければならないため、全体の製造工程が長くなり、コ
ストの増加や歩留りの低下が生じるという問題点があっ
た。
な従来の製造方法では、ソース領域８ａとドレイン領域
８ｂをゲート電極５から一定距離離すためのマスクとし
て最終的には不要なフォトレジストパターン７を形成し
なければならないため、全体の製造工程が長くなり、コ
ストの増加や歩留りの低下が生じるという問題点があっ
た。
【０００６】この発明の目的は、ソース領域とドレイン
領域とをゲート電極から一定距離離した構造を工程を簡
単にして形成できる薄膜トランジスタおよびその製造方
法を提供することにある。
領域とをゲート電極から一定距離離した構造を工程を簡
単にして形成できる薄膜トランジスタおよびその製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
半導体膜上がパッシベーション膜で覆われ、このパッシ
ベーション膜に開口部が形成され、この開口部内にソー
ス電極およびドレイン電極が形成され、前記半導体膜の
前記ソース電極およびドレイン電極と接する部分のみに
ソース領域とドレイン領域が形成されたものである。
半導体膜上がパッシベーション膜で覆われ、このパッシ
ベーション膜に開口部が形成され、この開口部内にソー
ス電極およびドレイン電極が形成され、前記半導体膜の
前記ソース電極およびドレイン電極と接する部分のみに
ソース領域とドレイン領域が形成されたものである。
【０００８】請求項２記載の発明は、半導体膜上にゲー
ト絶縁膜とゲート電極を形成し、全体をパッシベーショ
ン膜で覆った上、前記パッシベーション膜の、前記半導
体膜に形成されるソース領域とドレイン領域に対応する
部分に開口部を設け、この開口部を通して不純物を高濃
度に注入して前記半導体膜にソース領域とドレイン領域
を形成し、前記開口部内に導電層を堆積してソース電極
とドレイン電極を形成するようにしたものである。
ト絶縁膜とゲート電極を形成し、全体をパッシベーショ
ン膜で覆った上、前記パッシベーション膜の、前記半導
体膜に形成されるソース領域とドレイン領域に対応する
部分に開口部を設け、この開口部を通して不純物を高濃
度に注入して前記半導体膜にソース領域とドレイン領域
を形成し、前記開口部内に導電層を堆積してソース電極
とドレイン電極を形成するようにしたものである。
【０００９】
【作用】この発明によれば、パッシベーション膜に開け
た開口部を通して不純物の注入を行って、半導体膜のう
ちソース電極およびドレイン電極と接する部分にのみソ
ース領域とドレイン領域を形成するようにしたので、ゲ
ート電極の側壁からソース電極およびドレイン電極まで
の距離だけソース領域およびドレイン領域をゲート電極
から離すことができるとともに、このように離すための
特別なマスク形成工程は不要となり、その分工程を簡単
にし得る。
た開口部を通して不純物の注入を行って、半導体膜のう
ちソース電極およびドレイン電極と接する部分にのみソ
ース領域とドレイン領域を形成するようにしたので、ゲ
ート電極の側壁からソース電極およびドレイン電極まで
の距離だけソース領域およびドレイン領域をゲート電極
から離すことができるとともに、このように離すための
特別なマスク形成工程は不要となり、その分工程を簡単
にし得る。
【００１０】
【実施例】図１ないし図８はこの発明の一実施例を製造
工程順に示す断面図である。以下この図を参照してこの
発明の一実施例の製造方法を説明し、併せて一実施例の
薄膜トランジスタの構造を説明する。
工程順に示す断面図である。以下この図を参照してこの
発明の一実施例の製造方法を説明し、併せて一実施例の
薄膜トランジスタの構造を説明する。
【００１１】まず、図１に示すように、絶縁基板として
のガラス基板１１上に下地絶縁膜１２を形成する。この
下地絶縁膜１２はガラス基板１１中の物質が後述する半
導体膜中に入らないように形成するもので、具体的には
シリコン酸化膜をスパッタリング法で形成する。次に、
下地絶縁膜１２上にプラズマＣＶＤ法によってアモルフ
ァスシリコン膜１３を形成する。次に、このアモルファ
スシリコン膜１３に図２に示すようにエキシマレーザー
を照射して、このアモルファスシリコン膜１３をポリシ
リコン膜１４に変換する。その後、このポリシリコン膜
１４上にスパッタリング法で図３に示すようにシリコン
酸化膜１５を厚さ１００ｎｍ程度に形成し、続いてその
上にスパッタリング法でクロムなどのゲート電極金属層
１６を厚さ１００ｎｍ程度に形成する。そして、このゲ
ート電極金属層１６とシリコン酸化膜１５をフォトリソ
グラフィ法でパターニングすることにより、ポリシリコ
ン膜１４のチャンネル領域１７上のみにゲート絶縁膜１
５ａとゲート電極１６ａを形成する。
のガラス基板１１上に下地絶縁膜１２を形成する。この
下地絶縁膜１２はガラス基板１１中の物質が後述する半
導体膜中に入らないように形成するもので、具体的には
シリコン酸化膜をスパッタリング法で形成する。次に、
下地絶縁膜１２上にプラズマＣＶＤ法によってアモルフ
ァスシリコン膜１３を形成する。次に、このアモルファ
スシリコン膜１３に図２に示すようにエキシマレーザー
を照射して、このアモルファスシリコン膜１３をポリシ
リコン膜１４に変換する。その後、このポリシリコン膜
１４上にスパッタリング法で図３に示すようにシリコン
酸化膜１５を厚さ１００ｎｍ程度に形成し、続いてその
上にスパッタリング法でクロムなどのゲート電極金属層
１６を厚さ１００ｎｍ程度に形成する。そして、このゲ
ート電極金属層１６とシリコン酸化膜１５をフォトリソ
グラフィ法でパターニングすることにより、ポリシリコ
ン膜１４のチャンネル領域１７上のみにゲート絶縁膜１
５ａとゲート電極１６ａを形成する。
【００１２】次いで、図４に示すように、イオンドーピ
ング装置を用いてゲート電極１６ａをマスクとしてリン
および水素化リンを３×１０13個／ｃｍ2程度ポリシリ
コン膜１４に注入することにより、ポリシリコン膜１４
のうちゲート電極１６ａ下以外の部分に低濃度不純物領
域１８を形成する。その後、図５に示すように、ゲート
電極１６ａの上面を含むポリシリコン膜１４上の全面に
シリコン窒化膜からなるパッシベーション膜１９をプラ
ズマＣＶＤ法で厚さ３００ｎｍ程度に形成する。そし
て、このパッシベーション膜１９のうち、後述するソー
ス領域およびドレイン領域に対応する部分にフォトリソ
グラフィ法によって図６に示すように開口部２０を形成
する。
ング装置を用いてゲート電極１６ａをマスクとしてリン
および水素化リンを３×１０13個／ｃｍ2程度ポリシリ
コン膜１４に注入することにより、ポリシリコン膜１４
のうちゲート電極１６ａ下以外の部分に低濃度不純物領
域１８を形成する。その後、図５に示すように、ゲート
電極１６ａの上面を含むポリシリコン膜１４上の全面に
シリコン窒化膜からなるパッシベーション膜１９をプラ
ズマＣＶＤ法で厚さ３００ｎｍ程度に形成する。そし
て、このパッシベーション膜１９のうち、後述するソー
ス領域およびドレイン領域に対応する部分にフォトリソ
グラフィ法によって図６に示すように開口部２０を形成
する。
【００１３】次に、図７に示すように、イオンドーピン
グ装置を用いて、パッシベーション膜１９をマスクとし
て、該パッシベーション膜１９に開けた開口部２０を通
してリンおよび水素化リンを３×１０15個／ｃｍ2程度
ポリシリコン膜１４に注入することにより、このポリシ
リコン膜１４のうち開口部２０に対応する部分にソース
領域２１およびドレイン領域２２を形成する。その後、
エキシマレーザーを照射して、低濃度不純物領域１８、
ソース領域２１およびドレイン領域２２の活性化を行
う。その後、スパッタリング法でアルミなどの電極金属
を全面に形成し、フォトリソグラフィ法でパターニング
することにより、図８に示すように開口部２０内にソー
ス電極２３とドレイン電極２４を形成する。かくして、
ＬＤＤ構造の薄膜トランジスタが完成する。
グ装置を用いて、パッシベーション膜１９をマスクとし
て、該パッシベーション膜１９に開けた開口部２０を通
してリンおよび水素化リンを３×１０15個／ｃｍ2程度
ポリシリコン膜１４に注入することにより、このポリシ
リコン膜１４のうち開口部２０に対応する部分にソース
領域２１およびドレイン領域２２を形成する。その後、
エキシマレーザーを照射して、低濃度不純物領域１８、
ソース領域２１およびドレイン領域２２の活性化を行
う。その後、スパッタリング法でアルミなどの電極金属
を全面に形成し、フォトリソグラフィ法でパターニング
することにより、図８に示すように開口部２０内にソー
ス電極２３とドレイン電極２４を形成する。かくして、
ＬＤＤ構造の薄膜トランジスタが完成する。
【００１４】この薄膜トランジスタにおいては、パッシ
ベーション膜１９に開けた開口部２０を通してソース領
域２１およびドレイン領域２２形成用の不純物注入を行
った結果、ポリシリコン膜１４がソース電極２３および
ドレイン電極２４に接する部分にのみソース領域２１お
よびドレイン領域２２が形成されるようになり、このソ
ース領域２１およびドレイン領域２２は、ゲート電極１
６ａの側壁からソース電極２３およびドレイン電極２４
までの距離だけゲート電極１６ａから離れて形成される
ことになる。そして、このソース領域２１およびドレイ
ン領域２２とゲート電極１６ａ下のチャンネル領域１７
間には低濃度不純物領域１８が残ることになり、この低
濃度不純物領域１８で高電界の緩和を図って高耐圧の素
子を得ることができる。また、ソース領域２１とドレイ
ン領域２２が上記のようにゲート電極１６ａから一定距
離離れて形成されるわけであるが、上記のような製造方
法によれば、パッシベーション膜１９が一定距離離すた
めのマスクとして作用するので、特別なマスク形成工程
は不要となり、その分工程を簡単にすることができる。
ベーション膜１９に開けた開口部２０を通してソース領
域２１およびドレイン領域２２形成用の不純物注入を行
った結果、ポリシリコン膜１４がソース電極２３および
ドレイン電極２４に接する部分にのみソース領域２１お
よびドレイン領域２２が形成されるようになり、このソ
ース領域２１およびドレイン領域２２は、ゲート電極１
６ａの側壁からソース電極２３およびドレイン電極２４
までの距離だけゲート電極１６ａから離れて形成される
ことになる。そして、このソース領域２１およびドレイ
ン領域２２とゲート電極１６ａ下のチャンネル領域１７
間には低濃度不純物領域１８が残ることになり、この低
濃度不純物領域１８で高電界の緩和を図って高耐圧の素
子を得ることができる。また、ソース領域２１とドレイ
ン領域２２が上記のようにゲート電極１６ａから一定距
離離れて形成されるわけであるが、上記のような製造方
法によれば、パッシベーション膜１９が一定距離離すた
めのマスクとして作用するので、特別なマスク形成工程
は不要となり、その分工程を簡単にすることができる。
【００１５】なお、上記の一実施例はＬＤＤ構造の薄膜
トランジスタを製造する場合であるが、図４で行われる
低濃度の不純物注入を省略すれば、チャンネル領域より
ゲート電極を小さく形成してゲート電圧逆バイアス時の
リーク電流の低減を図ったオフセットゲート構造の薄膜
トランジスタを製造することができる。
トランジスタを製造する場合であるが、図４で行われる
低濃度の不純物注入を省略すれば、チャンネル領域より
ゲート電極を小さく形成してゲート電圧逆バイアス時の
リーク電流の低減を図ったオフセットゲート構造の薄膜
トランジスタを製造することができる。
【００１６】また、図３において、ゲート絶縁膜１５は
エッチングせず、ゲート電極１６ａとゲート絶縁膜１５
上にパッシベーション膜１９を形成し、この後、パッシ
ベーション膜１９とゲート絶縁膜１５をエッチングして
開口部２０を形成するようにしてもよい。
エッチングせず、ゲート電極１６ａとゲート絶縁膜１５
上にパッシベーション膜１９を形成し、この後、パッシ
ベーション膜１９とゲート絶縁膜１５をエッチングして
開口部２０を形成するようにしてもよい。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、パッシベーション膜に開けた開口部を通して高濃度
の不純物注入を行って、半導体膜のうちソース電極およ
びドレイン電極と接する部分にのみソース領域とドレイ
ン領域を形成するようにしたので、ソース領域およびド
レイン領域をゲート電極から一定距離離した構造を特別
なマスク形成工程を不要にして形成することができ、工
程を簡単にすることができる。その結果、コストの低
減、歩留りの向上を図ることができる。
ば、パッシベーション膜に開けた開口部を通して高濃度
の不純物注入を行って、半導体膜のうちソース電極およ
びドレイン電極と接する部分にのみソース領域とドレイ
ン領域を形成するようにしたので、ソース領域およびド
レイン領域をゲート電極から一定距離離した構造を特別
なマスク形成工程を不要にして形成することができ、工
程を簡単にすることができる。その結果、コストの低
減、歩留りの向上を図ることができる。
【図１】この発明の一実施例において、アモルファスシ
リコン膜形成工程までを示す断面図。
リコン膜形成工程までを示す断面図。
【図２】この発明の一実施例において、図１に続く工程
を示す断面図。
を示す断面図。
【図３】この発明の一実施例において、図２に続く工程
を示す断面図。
を示す断面図。
【図４】この発明の一実施例において、図３に続く工程
を示す断面図。
を示す断面図。
【図５】この発明の一実施例において、図４に続く工程
を示す断面図。
を示す断面図。
【図６】この発明の一実施例において、図５に続く工程
を示す断面図。
を示す断面図。
【図７】この発明の一実施例において、図６に続く工程
を示す断面図。
を示す断面図。
【図８】この発明の一実施例において、図７に続く工程
を示す断面図。
を示す断面図。
【図９】従来の製造方法を示す断面図。
１４ ポリシリコン膜 １５ａ ゲート絶縁膜 １６ａ ゲート電極 １８ 低濃度不純物領域 １９ パッシベーション ２０ 開口部 ２１ ソース領域 ２２ ドレイン領域 ２３ ソース電極 ２４ ドレイン電極
Claims (3)
- 【請求項１】 半導体膜上がパッシベーション膜で覆わ
れ、このパッシベーション膜に開口部が形成され、この
開口部内にソース電極およびドレイン電極が形成され、
前記半導体膜の前記ソース電極およびドレイン電極と接
する部分のみにソース領域とドレイン領域が形成された
ことを特徴とする薄膜トランジスタ。 - 【請求項２】 半導体膜上にゲート絶縁膜とゲート電極
を形成し、全体をパッシベーション膜で覆った上、前記
パッシベーション膜の、前記半導体膜に形成されるソー
ス領域とドレイン領域に対応する部分に開口部を設け、
この開口部を通して不純物を高濃度に注入して前記半導
体膜にソース領域とドレイン領域を形成し、前記開口部
内に導電層を堆積してソース電極とドレイン電極を形成
することを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 半導体膜上にゲート絶縁膜とゲート電極
を形成した後、全体をパッシベーション膜で覆う前に、
前記ゲート電極対応領域外の前記半導体膜に不純物を低
濃度に注入するようにしたことを特徴とする請求項２記
載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16179192A JP3200640B2 (ja) | 1992-05-29 | 1992-05-29 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16179192A JP3200640B2 (ja) | 1992-05-29 | 1992-05-29 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335332A true JPH05335332A (ja) | 1993-12-17 |
| JP3200640B2 JP3200640B2 (ja) | 2001-08-20 |
Family
ID=15741982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16179192A Expired - Lifetime JP3200640B2 (ja) | 1992-05-29 | 1992-05-29 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200640B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186264A (ja) * | 1994-12-28 | 1996-07-16 | Seiko Epson Corp | 薄膜トランジスタおよびその製造方法 |
| WO2011043183A1 (ja) * | 2009-10-07 | 2011-04-14 | シャープ株式会社 | 半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置 |
-
1992
- 1992-05-29 JP JP16179192A patent/JP3200640B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186264A (ja) * | 1994-12-28 | 1996-07-16 | Seiko Epson Corp | 薄膜トランジスタおよびその製造方法 |
| WO2011043183A1 (ja) * | 2009-10-07 | 2011-04-14 | シャープ株式会社 | 半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置 |
| US8975637B2 (en) | 2009-10-07 | 2015-03-10 | Sharp Kabushiki Kaisha | Semiconductor device, process for production of the semiconductor device, and display device equipped with the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3200640B2 (ja) | 2001-08-20 |
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