JPH0533542B2 - - Google Patents
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- JPH0533542B2 JPH0533542B2 JP21783584A JP21783584A JPH0533542B2 JP H0533542 B2 JPH0533542 B2 JP H0533542B2 JP 21783584 A JP21783584 A JP 21783584A JP 21783584 A JP21783584 A JP 21783584A JP H0533542 B2 JPH0533542 B2 JP H0533542B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置、特にMOSゲ
ートアレイLSI（以下ゲートアレイと称す）に関
し、その内部に任意の大きさの読み出し専用記憶
回路（以下ROMと称す）が内蔵可能である半導
体集積回路装置に関するものである。
ートアレイLSI（以下ゲートアレイと称す）に関
し、その内部に任意の大きさの読み出し専用記憶
回路（以下ROMと称す）が内蔵可能である半導
体集積回路装置に関するものである。
一般にMOSトランジスタによるROMは第６図
に示す回路構成を持つている。ここでは16ワード
×１ビツト構成のROMについて説明する。図に
おいて、１は行デコーダであり、入力には上位
（又は下位）アドレス２，３が接続され、行デコ
ーダ出力４ａ〜４ｄは情報が伝搬するビツト線５
ａ〜５ｄと互いに接続されないように直交し、か
つ両者で網目状になるように配置されている。ビ
ツト線５ａ〜５ｄにはMOSトランジスタ６ａ〜
６ｄの各ソース（又はドレイン）と、ビツト線５
ａ〜５ｄのうちの必要とするビツト線を選択する
MOSトランジスタ７ａ〜７ｄの各ドレイン（又
はソース）とがそれぞれ接続されている。ビツト
線選択用MOSトランジスタ７ａ〜７ｄの各ソー
ス（又はドレイン）は全て論理反転型のバツフア
９の入力に接続され、該バツフア９の出力は情報
出力端子１０に接続されている。ビツト線選択用
MOSトランジスタ７ａ〜７ｄの各ゲートは、下
位（又は上位）アドレス１１，１２がその入力に
接続されている列デコーダ１３のデコード出力１
４ａ〜１４ｄに接続されている。網目状に配置さ
れた行デコーダ出力４ａ〜４ｄとビツト網５ａ〜
５ｄとの交点には、情報を記憶しているMOSト
ランジスタ１５ａ〜１５ｈが配置されており、こ
れらの各ゲートは行デコード出力４ａ〜４ｄに、
各ソース（又はドレイン）はビツト線５ａ〜５ｄ
に、各ドレイン（又はソース）は接地にそれぞれ
接続されている。
に示す回路構成を持つている。ここでは16ワード
×１ビツト構成のROMについて説明する。図に
おいて、１は行デコーダであり、入力には上位
（又は下位）アドレス２，３が接続され、行デコ
ーダ出力４ａ〜４ｄは情報が伝搬するビツト線５
ａ〜５ｄと互いに接続されないように直交し、か
つ両者で網目状になるように配置されている。ビ
ツト線５ａ〜５ｄにはMOSトランジスタ６ａ〜
６ｄの各ソース（又はドレイン）と、ビツト線５
ａ〜５ｄのうちの必要とするビツト線を選択する
MOSトランジスタ７ａ〜７ｄの各ドレイン（又
はソース）とがそれぞれ接続されている。ビツト
線選択用MOSトランジスタ７ａ〜７ｄの各ソー
ス（又はドレイン）は全て論理反転型のバツフア
９の入力に接続され、該バツフア９の出力は情報
出力端子１０に接続されている。ビツト線選択用
MOSトランジスタ７ａ〜７ｄの各ゲートは、下
位（又は上位）アドレス１１，１２がその入力に
接続されている列デコーダ１３のデコード出力１
４ａ〜１４ｄに接続されている。網目状に配置さ
れた行デコーダ出力４ａ〜４ｄとビツト網５ａ〜
５ｄとの交点には、情報を記憶しているMOSト
ランジスタ１５ａ〜１５ｈが配置されており、こ
れらの各ゲートは行デコード出力４ａ〜４ｄに、
各ソース（又はドレイン）はビツト線５ａ〜５ｄ
に、各ドレイン（又はソース）は接地にそれぞれ
接続されている。
この情報記憶MOSトランジスタはROMが必要
とするアドレスに対する情報の種類によつてその
接続される交点及び数量が変化する。しかしなが
ら情報を記憶するMOSトランジスタは必ずゲー
トが行デコーダ出力に、ドレイン（又はソース）
はビツト線に、ソース（又はドレイン）は接地に
それぞれ接続されている。
とするアドレスに対する情報の種類によつてその
接続される交点及び数量が変化する。しかしなが
ら情報を記憶するMOSトランジスタは必ずゲー
トが行デコーダ出力に、ドレイン（又はソース）
はビツト線に、ソース（又はドレイン）は接地に
それぞれ接続されている。
次に動作について説明する。第６図において、
情報を読み出すアドレスをアドレス入力２，３，
１１，１２に加える。行デコーダ１と列デコーダ
１３によりアドレスがデコードされ、選ばれた出
力は電源電圧値を出力する。なお、その他のデコ
ード出力はほぼ接地電位となる。
情報を読み出すアドレスをアドレス入力２，３，
１１，１２に加える。行デコーダ１と列デコーダ
１３によりアドレスがデコードされ、選ばれた出
力は電源電圧値を出力する。なお、その他のデコ
ード出力はほぼ接地電位となる。
ここで行デコーダ１によつてアドレス入力２，
３を、列デコーダ１３によつてアドレス入力１
１，１２をデコードした結果、行デコード出力４
ｂ及び列デコード出力１４ｂに電源電圧値が出力
されたとする。行デコード出力４ｂが電源電圧を
出力したことによりMOSトランジスタ１５ｄが
導通して、予めMOSトランジスタ６ｂによつて
電源電圧値に充電されていたビツト線５ｂの電位
を接地電位付近まで下げる。ビツト線５ｂの電位
は列デコード出力１４ｂが電源電圧値を出力する
ことにより導通状態にあるMOSトランジスタ７
ｂを通して共通ビツト線５ｅに伝搬する。共通ビ
ツト線５ｅに伝搬した電圧は論理反転型バツフア
９により論理が反転され、つまり電源電圧値を出
力し、情報出力端子１０に論理“１”（電源電圧
値）を出力する。以上は、ROMの選択したアド
レスの情報が“１”の場合であつたが、選択した
アドレスの情報が“０”の場合は以下の動作を行
なう。
３を、列デコーダ１３によつてアドレス入力１
１，１２をデコードした結果、行デコード出力４
ｂ及び列デコード出力１４ｂに電源電圧値が出力
されたとする。行デコード出力４ｂが電源電圧を
出力したことによりMOSトランジスタ１５ｄが
導通して、予めMOSトランジスタ６ｂによつて
電源電圧値に充電されていたビツト線５ｂの電位
を接地電位付近まで下げる。ビツト線５ｂの電位
は列デコード出力１４ｂが電源電圧値を出力する
ことにより導通状態にあるMOSトランジスタ７
ｂを通して共通ビツト線５ｅに伝搬する。共通ビ
ツト線５ｅに伝搬した電圧は論理反転型バツフア
９により論理が反転され、つまり電源電圧値を出
力し、情報出力端子１０に論理“１”（電源電圧
値）を出力する。以上は、ROMの選択したアド
レスの情報が“１”の場合であつたが、選択した
アドレスの情報が“０”の場合は以下の動作を行
なう。
今、情報を読み出すアドレスをアドレス入力
２，３，１１，１２に加え、行デコーダ１及び列
デコーダ１３によりデコードされた結果、行デコ
ード出力４ｂ及び列デコード出力１４ｃに電源電
圧値が出力されたとする。行デコード出力４ｂが
電源電圧値を出力することによりMOSトランジ
スタ１５ｄは導通するがMOSトランジスタ１５
ｄのソース（又はドレイン）はビツト線５ｃに接
続されていないため、MOSトランジスタ６ｃに
より予め充電されていたビツト線５ｃの電位は変
化しない。その結果、列デコード出力１４ｃに出
力されている電源電圧値により導通している
MOSトランジスタ７ｃによりビツト線５ｃの電
位が共通ビツト線５ｅに伝搬し、その電圧は論理
反転型バツフア９により論理が反転され、つまり
接地電圧に近い値を出力し、情報出力端子１０に
論理“０”（ほぼ接地電圧値）を出力する。
２，３，１１，１２に加え、行デコーダ１及び列
デコーダ１３によりデコードされた結果、行デコ
ード出力４ｂ及び列デコード出力１４ｃに電源電
圧値が出力されたとする。行デコード出力４ｂが
電源電圧値を出力することによりMOSトランジ
スタ１５ｄは導通するがMOSトランジスタ１５
ｄのソース（又はドレイン）はビツト線５ｃに接
続されていないため、MOSトランジスタ６ｃに
より予め充電されていたビツト線５ｃの電位は変
化しない。その結果、列デコード出力１４ｃに出
力されている電源電圧値により導通している
MOSトランジスタ７ｃによりビツト線５ｃの電
位が共通ビツト線５ｅに伝搬し、その電圧は論理
反転型バツフア９により論理が反転され、つまり
接地電圧に近い値を出力し、情報出力端子１０に
論理“０”（ほぼ接地電圧値）を出力する。
以上のように、行デコーダ１によりデコード出
力４ａ〜４ｄから選ばれた“１”出力と列デコー
ダ１３により選択されたMOSトランジスタ７ａ
〜７ｄによつて共通ビツト線５ｅと導通したビツ
ト線５ａ〜５ｄとが交差する位置にMOSトラン
ジスタを置くか置かないかにより情報の種類を決
定する。
力４ａ〜４ｄから選ばれた“１”出力と列デコー
ダ１３により選択されたMOSトランジスタ７ａ
〜７ｄによつて共通ビツト線５ｅと導通したビツ
ト線５ａ〜５ｄとが交差する位置にMOSトラン
ジスタを置くか置かないかにより情報の種類を決
定する。
従来の半導体集積回路装置は以上のように構成
されているので、ROMをゲートアレイに内蔵し
ようとする場合、ゲートアレイ内の横構造のトラ
ンジスタ列上にはROMは実現しにくく、第７図
に示す如くゲートアレイチツプ１６上に論理回路
領域１８の他にROM専用領域１９を設けなけれ
ばならないことになる。また内蔵しようとする
ROMの大きさもROM専用領域の大きさに制限
されて自由度がなく、またROMの大きさが
ROM専用領域よりも小さい場合、ROM専用領
域の使用効率が悪くなるなどの欠点があつた。な
お第７図中、１７はＩ／Ｏバツフアである。
されているので、ROMをゲートアレイに内蔵し
ようとする場合、ゲートアレイ内の横構造のトラ
ンジスタ列上にはROMは実現しにくく、第７図
に示す如くゲートアレイチツプ１６上に論理回路
領域１８の他にROM専用領域１９を設けなけれ
ばならないことになる。また内蔵しようとする
ROMの大きさもROM専用領域の大きさに制限
されて自由度がなく、またROMの大きさが
ROM専用領域よりも小さい場合、ROM専用領
域の使用効率が悪くなるなどの欠点があつた。な
お第７図中、１７はＩ／Ｏバツフアである。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、ROM専用領域
を設けずにROMを論理回路と混在させることが
でき、任意の大きさを持つたROMをゲートアレ
イに内蔵可能であり、しかもLSI内のMOSトラ
ンジスタの使用効率がよい半導体集積回路装置を
提供することを目的としている。
除去するためになされたもので、ROM専用領域
を設けずにROMを論理回路と混在させることが
でき、任意の大きさを持つたROMをゲートアレ
イに内蔵可能であり、しかもLSI内のMOSトラ
ンジスタの使用効率がよい半導体集積回路装置を
提供することを目的としている。
この発明に係る半導体集積回路装置は同一列
（又は行）の情報記憶トランジスタと番地選択ト
ランジスタとに同一直線上に配列されたトランジ
スタを用いてROMを構成し、かつ、情報記憶ト
ランジスタを各列（又は行）の“１”あるいは
“０”のいずれか一方を記憶すべきアドレスだけ
に設けるようにしたものである。
（又は行）の情報記憶トランジスタと番地選択ト
ランジスタとに同一直線上に配列されたトランジ
スタを用いてROMを構成し、かつ、情報記憶ト
ランジスタを各列（又は行）の“１”あるいは
“０”のいずれか一方を記憶すべきアドレスだけ
に設けるようにしたものである。
この発明においては、情報記憶トランジスタと
番地選択トランジスタとを直結してROMが構成
され、かつ情報記憶トランジスタは同じ行（又は
列）に記憶すべき２値情報のうち“１”または
“０”のいずれか一方を記憶すべきアドレスのみ
に設けられるから、行（又は列）方向に配列され
たトランジスタを用いてROMが構成され、LSI
内のMOSトランジスタの使用効率が大きくなる。
番地選択トランジスタとを直結してROMが構成
され、かつ情報記憶トランジスタは同じ行（又は
列）に記憶すべき２値情報のうち“１”または
“０”のいずれか一方を記憶すべきアドレスのみ
に設けられるから、行（又は列）方向に配列され
たトランジスタを用いてROMが構成され、LSI
内のMOSトランジスタの使用効率が大きくなる。
以下、この発明の実施例を図について説明す
る。第１図は本発明の１実施例による半導体集積
回路装置を示し、本実施例装置において、論理回
路領域１８は論理素子と同様、同一列（又は行）
の情報記憶、番地選択トランジスタに横一列に配
列されたトランジスタを用いて構成されたROM
を内蔵しており、第７図に見られるようなROM
専用領域１９は必要としない。
る。第１図は本発明の１実施例による半導体集積
回路装置を示し、本実施例装置において、論理回
路領域１８は論理素子と同様、同一列（又は行）
の情報記憶、番地選択トランジスタに横一列に配
列されたトランジスタを用いて構成されたROM
を内蔵しており、第７図に見られるようなROM
専用領域１９は必要としない。
ここでゲートアレイに内蔵すべきROMをブロ
ツクに分け、各ブロツクを隣接させることにより
該ROM回路を成立させる過程を第２，３，４図
を用いて順に示す。
ツクに分け、各ブロツクを隣接させることにより
該ROM回路を成立させる過程を第２，３，４図
を用いて順に示す。
第２図において、３２，２０〜２５はブロツク
であり、これらはゲートアレイの基本構成単位で
あるベーシツクセルからなり、このベーシツクセ
ルは１対のＮチヤネルエンハンスメント，デプレ
ツシヨントランジスタから構成されている。そし
てブロツク３２はＸアドレス入力端子３３ａ〜３
３ｄを持ち、各Ｘアドレス入力端子にはブロツク
内部配線２６〜２９が接続され、該内部配線の他
の端はブロツク３２の右辺上方のある決つた位置
にある。ブロツク２０は内部にトランジスタ２０
ｔを持ち、これはエンハンスメントトランジスタ
により実現されている。そしてこのMOSトラン
ジスタ２０ｔのゲートはＹアドレス入力端子３４
に、ソースは接地に、ドレインはブロツク内配線
３１にそれぞれ接続されている。ブロツク２０内
のブロツク内配線３１の端はブロツク２０左辺下
方の定位置に配置してある。ブロツク２１は内部
にMOSトランジスタ６ｅと論理反転型バツフア
９を持つている。MOSトランジスタ６ｅのゲー
トとドレインは電源端子８に、ソースはブロツク
内配線３０にそれぞれ接続されている。また論理
反転型バツフア９の入力はブロツク内配線３０
に、出力は情報出力端子３５に接続されている。
ブロツク２２〜２５は各々ブロツク内にMOSト
ランジスタ２２ａ〜２５ａを持ち、MOSトラン
ジスタ２２ａ〜２５ａのソースは各ブロツク内配
線３１に、ドレインは各ブロツク内配線３０に接
続されている。各MOSトランジスタ２２ａ〜２
５ａの各ゲートはそれぞれデプレツシヨントラン
ジスタ上の一層目配線により実現されたブロツク
内配線２６〜２９の内、他のブロツクと同じブロ
ツク内配線にならないように二層目配線により接
続されている。
であり、これらはゲートアレイの基本構成単位で
あるベーシツクセルからなり、このベーシツクセ
ルは１対のＮチヤネルエンハンスメント，デプレ
ツシヨントランジスタから構成されている。そし
てブロツク３２はＸアドレス入力端子３３ａ〜３
３ｄを持ち、各Ｘアドレス入力端子にはブロツク
内部配線２６〜２９が接続され、該内部配線の他
の端はブロツク３２の右辺上方のある決つた位置
にある。ブロツク２０は内部にトランジスタ２０
ｔを持ち、これはエンハンスメントトランジスタ
により実現されている。そしてこのMOSトラン
ジスタ２０ｔのゲートはＹアドレス入力端子３４
に、ソースは接地に、ドレインはブロツク内配線
３１にそれぞれ接続されている。ブロツク２０内
のブロツク内配線３１の端はブロツク２０左辺下
方の定位置に配置してある。ブロツク２１は内部
にMOSトランジスタ６ｅと論理反転型バツフア
９を持つている。MOSトランジスタ６ｅのゲー
トとドレインは電源端子８に、ソースはブロツク
内配線３０にそれぞれ接続されている。また論理
反転型バツフア９の入力はブロツク内配線３０
に、出力は情報出力端子３５に接続されている。
ブロツク２２〜２５は各々ブロツク内にMOSト
ランジスタ２２ａ〜２５ａを持ち、MOSトラン
ジスタ２２ａ〜２５ａのソースは各ブロツク内配
線３１に、ドレインは各ブロツク内配線３０に接
続されている。各MOSトランジスタ２２ａ〜２
５ａの各ゲートはそれぞれデプレツシヨントラン
ジスタ上の一層目配線により実現されたブロツク
内配線２６〜２９の内、他のブロツクと同じブロ
ツク内配線にならないように二層目配線により接
続されている。
第３図は第２図に示した基本ブロツクをROM
が必要とする情報の並び方にし、さらにROMの
機能を果たすように各ブロツクを必要数用意し、
並び変えた図である。第４図は第３図に示したブ
ロツクを隣接させてROM本体３６とし、回路機
能が働くようにした図である。
が必要とする情報の並び方にし、さらにROMの
機能を果たすように各ブロツクを必要数用意し、
並び変えた図である。第４図は第３図に示したブ
ロツクを隣接させてROM本体３６とし、回路機
能が働くようにした図である。
第４図においては、第２図，第３図にて別れて
いたブロツク内配線２６〜３０は一本の配線とな
り、ブロツク内配線３１はブロツク２２〜２５が
隣接した場合、隣接したブロツクのブロツク内配
線３１と一本になつている。
いたブロツク内配線２６〜３０は一本の配線とな
り、ブロツク内配線３１はブロツク２２〜２５が
隣接した場合、隣接したブロツクのブロツク内配
線３１と一本になつている。
第５図はROM本体３６をROMとして使うた
めの構成図であり、行デコーダ１に上位アドレス
２，３が接続され、行デコーダ出力４ａ〜４ｄは
それぞれROM本体３６の行デコード入力３３ａ
〜３３ｄに接続されている。下位アドレス１１，
１２は列デコーダ１３に接続され、列デコード出
力１４ａ〜１４ｄはROM本体３６の列デコード
入力３４ａ〜３４ｄにそれぞれ接続されている。
情報出力１０には該ROM本体３６の情報出力端
子３５が接続されている。なおここでトランジス
タ２０ａ〜２０ｄは番地選択トランジスタとなつ
ており、またトランジスタ１５ｉ〜１５ｍは情報
記憶トランジスタとなつており、これは“１”を
記憶すべきアドレスのみに設けられている。
めの構成図であり、行デコーダ１に上位アドレス
２，３が接続され、行デコーダ出力４ａ〜４ｄは
それぞれROM本体３６の行デコード入力３３ａ
〜３３ｄに接続されている。下位アドレス１１，
１２は列デコーダ１３に接続され、列デコード出
力１４ａ〜１４ｄはROM本体３６の列デコード
入力３４ａ〜３４ｄにそれぞれ接続されている。
情報出力１０には該ROM本体３６の情報出力端
子３５が接続されている。なおここでトランジス
タ２０ａ〜２０ｄは番地選択トランジスタとなつ
ており、またトランジスタ１５ｉ〜１５ｍは情報
記憶トランジスタとなつており、これは“１”を
記憶すべきアドレスのみに設けられている。
次に動作について説明する。なお、この動作は
各トランジスタブロツクが接続したROM本体が
動作可能であるように周辺の回路を接続した図で
ある第５図について行なう。ROMの全アドレス
に対して予め必要とする情報が設定されていると
する。
各トランジスタブロツクが接続したROM本体が
動作可能であるように周辺の回路を接続した図で
ある第５図について行なう。ROMの全アドレス
に対して予め必要とする情報が設定されていると
する。
今、第５図において行デコーダ１によつて上位
（又は下位）アドレス入力２，３をデコードし、
列デコーダ１３によつて下位（又は上位）アドレ
ス入力１１，１２をデコードした結果、行デコー
ド出力４ａ及び列デコード出力１４ａに電源電圧
値が出力されたとする。行デコード出力４ａと列
デコード出力１４ａが電源電圧値を出力したこと
によりMOSトランジスタ１５ｊ，２０ａが導通
して予めMOSトランジスタ６ｅにより電源電圧
値に充電されていたビツト線５ｆの電位を接地電
位付近まで下げる。ビツト線５ｆの電圧は論理反
転型バツフア９により論理が反転され、つまり電
源電圧値を出力し、情報出力端子１０に論理
“１”（電源電圧値）を出力する。以上はROMの
選択したアドレスの情報が“１”の場合であつた
が、選択したアドレスの情報が“０”の場合は以
下の動作を行なう。
（又は下位）アドレス入力２，３をデコードし、
列デコーダ１３によつて下位（又は上位）アドレ
ス入力１１，１２をデコードした結果、行デコー
ド出力４ａ及び列デコード出力１４ａに電源電圧
値が出力されたとする。行デコード出力４ａと列
デコード出力１４ａが電源電圧値を出力したこと
によりMOSトランジスタ１５ｊ，２０ａが導通
して予めMOSトランジスタ６ｅにより電源電圧
値に充電されていたビツト線５ｆの電位を接地電
位付近まで下げる。ビツト線５ｆの電圧は論理反
転型バツフア９により論理が反転され、つまり電
源電圧値を出力し、情報出力端子１０に論理
“１”（電源電圧値）を出力する。以上はROMの
選択したアドレスの情報が“１”の場合であつた
が、選択したアドレスの情報が“０”の場合は以
下の動作を行なう。
今、情報を読み出すアドレスをアドレス入力
２，３，１１，１２に加え、行デコーダ１及び列
デコーダ１３によりデコードされた結果、行デコ
ード出力４ｂ及び列デコーダ出力１４ａに電源電
圧値が出力されたとする。デコード出力４ｂ，１
４ａが電源電圧値を出力することによりMOSト
ランジスタ１５ｍ，２０ａは導通するが、MOS
トランジスタ１５ｍのソース（又はドレイン）と
MOSトランジスタ２０ａのドレイン（又はソー
ス）とは接続されていないため、MOSトランジ
スタ６ｅにより電源電圧値にまで充電されている
ビツト線５ｆの電位は変化せず、その電位は論理
反転型バツフア９により論理が反転され、つまり
接地電圧に近い値を出力し、情報出力端子１０に
論理“０”（ほぼ接地電圧値）を出力する。
２，３，１１，１２に加え、行デコーダ１及び列
デコーダ１３によりデコードされた結果、行デコ
ード出力４ｂ及び列デコーダ出力１４ａに電源電
圧値が出力されたとする。デコード出力４ｂ，１
４ａが電源電圧値を出力することによりMOSト
ランジスタ１５ｍ，２０ａは導通するが、MOS
トランジスタ１５ｍのソース（又はドレイン）と
MOSトランジスタ２０ａのドレイン（又はソー
ス）とは接続されていないため、MOSトランジ
スタ６ｅにより電源電圧値にまで充電されている
ビツト線５ｆの電位は変化せず、その電位は論理
反転型バツフア９により論理が反転され、つまり
接地電圧に近い値を出力し、情報出力端子１０に
論理“０”（ほぼ接地電圧値）を出力する。
このように、本実施例では同一列（又は行）の
情報記憶，番地選択トランジスタにゲートアレイ
内で横一列に配列されているトランジスタを用い
てROMを構成するようにしたので、ROM専用
領域を設けることなくROMをゲートアレイ内に
形成することができる。
情報記憶，番地選択トランジスタにゲートアレイ
内で横一列に配列されているトランジスタを用い
てROMを構成するようにしたので、ROM専用
領域を設けることなくROMをゲートアレイ内に
形成することができる。
また、基本ブロツク内の行アドレス線数及び番
地選択トランジスタを持つ基本ブロツクの数を行
アドレス及び列アドレスと共に増減させることに
より、任意の大きさのROMを実現可能である。
地選択トランジスタを持つ基本ブロツクの数を行
アドレス及び列アドレスと共に増減させることに
より、任意の大きさのROMを実現可能である。
さらに、“１”情報を記憶すべきアドレスのみ
に情報記憶トランジスタを設けるようにしたの
で、ゲートアレイ内のトランジスタの使用効率を
極めて大きくすることができる。
に情報記憶トランジスタを設けるようにしたの
で、ゲートアレイ内のトランジスタの使用効率を
極めて大きくすることができる。
なお、上記実施例では記憶する情報が“１”の
アドレスのみに記憶トランジスタを持つブロツク
を使用したが、逆に記憶する情報が“０”のアド
レスのみに、記憶トランジスタを持つブロツクを
使用してもよい。この場合、論理反転型バツフア
は用いず、論理非反転型バツフアを使用する。ま
た、上記実施例ではＮチヤンネルMOSゲートア
レイに適用した例について説明したが、相補型
MOSゲートアレイに適用してもよく、上記実施
例と同様の効果を奏する。
アドレスのみに記憶トランジスタを持つブロツク
を使用したが、逆に記憶する情報が“０”のアド
レスのみに、記憶トランジスタを持つブロツクを
使用してもよい。この場合、論理反転型バツフア
は用いず、論理非反転型バツフアを使用する。ま
た、上記実施例ではＮチヤンネルMOSゲートア
レイに適用した例について説明したが、相補型
MOSゲートアレイに適用してもよく、上記実施
例と同様の効果を奏する。
以上のように、この発明に係る半導体集積回路
装置によれば、ROMをゲートアレイに内蔵する
場合、同一列（又は行）の情報記憶トランジスタ
と番地選択トランジスタにゲートアレイ内の同一
直線上に配列されたMOSトランジスタを用いて
ROMを構成し、かつ情報記憶トランジスタを、
同じ列（又は行）内の“１”または“０”のいず
れか一方を記憶すべきアドレスのみに設けるよう
にしたので、ゲートアレイ内に容易にROMが実
現でき、かつ記憶トランジスタもROMの持つア
ドレスの全てについて必要とせず、情報の種類の
うち一方のみに形成すればよく、ROM専用領域
を設ける必要もなく、論理素子と混在でき、LSI
の高い使用効率、高集積化の達成が可能である。
装置によれば、ROMをゲートアレイに内蔵する
場合、同一列（又は行）の情報記憶トランジスタ
と番地選択トランジスタにゲートアレイ内の同一
直線上に配列されたMOSトランジスタを用いて
ROMを構成し、かつ情報記憶トランジスタを、
同じ列（又は行）内の“１”または“０”のいず
れか一方を記憶すべきアドレスのみに設けるよう
にしたので、ゲートアレイ内に容易にROMが実
現でき、かつ記憶トランジスタもROMの持つア
ドレスの全てについて必要とせず、情報の種類の
うち一方のみに形成すればよく、ROM専用領域
を設ける必要もなく、論理素子と混在でき、LSI
の高い使用効率、高集積化の達成が可能である。
第１図は本発明の１実施例による論理ゲート領
域だけの半導体集積回路装置の構成図、第２図は
この発明を構成するブロツクの回路構成図、第３
図は第２図のブロツクを並べた図、第４図は第２
図のブロツクからなるROM本体の図、第５図は
第４図のROM本体を使用した場合のROMの構
成図、第６図は従来のROMの構成図、第７図は
ROM専用領域を有するゲートアレイの構成図で
ある。 １…行デコーダ、２，３…下位アドレス入力、
４ａ〜４ｄ…行デコード出力、５ａ〜５ｅ…ビツ
ト線、６ａ〜６ｄ，７ａ，２０ｔ，２０ａ〜２０
ｄ，２１ａ，２２ａ，２３ａ，２４ａ，２５ａ…
MOSトランジスタ、８…電源端子、９…論理反
転型バツフア、１０…情報出力、１１，１２…上
位アドレス入力、１３…列デコーダ、１４ａ〜１
４ｄ…列デコード出力、１６…ゲートアレイチツ
プ、１７…Ｉ／Ｏバツフア、１８…論理回路領
域、１９…ROM専用領域、２０〜２５，３２…
基本ブロツク、２６〜３１…基本ブロツク内配
線、３３ａ〜３３ｄ…行アドレス入力端子、３４
…列アドレス入力端子、３５…情報出力端子、３
６…ROM本体。なお図中同一符号は同一又は相
当部分を示す。
域だけの半導体集積回路装置の構成図、第２図は
この発明を構成するブロツクの回路構成図、第３
図は第２図のブロツクを並べた図、第４図は第２
図のブロツクからなるROM本体の図、第５図は
第４図のROM本体を使用した場合のROMの構
成図、第６図は従来のROMの構成図、第７図は
ROM専用領域を有するゲートアレイの構成図で
ある。 １…行デコーダ、２，３…下位アドレス入力、
４ａ〜４ｄ…行デコード出力、５ａ〜５ｅ…ビツ
ト線、６ａ〜６ｄ，７ａ，２０ｔ，２０ａ〜２０
ｄ，２１ａ，２２ａ，２３ａ，２４ａ，２５ａ…
MOSトランジスタ、８…電源端子、９…論理反
転型バツフア、１０…情報出力、１１，１２…上
位アドレス入力、１３…列デコーダ、１４ａ〜１
４ｄ…列デコード出力、１６…ゲートアレイチツ
プ、１７…Ｉ／Ｏバツフア、１８…論理回路領
域、１９…ROM専用領域、２０〜２５，３２…
基本ブロツク、２６〜３１…基本ブロツク内配
線、３３ａ〜３３ｄ…行アドレス入力端子、３４
…列アドレス入力端子、３５…情報出力端子、３
６…ROM本体。なお図中同一符号は同一又は相
当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ MOSトランジスタにより構成されたROMを
含むMOSゲートアレイLSIにおいて、 上記ROMの同じ列（又は行）の情報記憶トラ
ンジスタと該列（又は行）の番地選択トランジス
タとは同一直線上に配列されたトランジスタを用
いて形成され、 上記番地選択トランジスタは該ROMの列デコ
ーダ出力と同数設けられ、ゲートに当該列デコー
ダの出力が接続されるとともに一方の主電極が所
定電位に接続され、 かつ上記情報記憶トランジスタは２値情報のう
ちの一方を記憶すべきアドレスのみに設けられ、
ゲートが該ROMの所要の行デコーダ出力に接続
されるとともに、一方の主電極が当該アドレスを
選択する上記番地選択トランジスタの他方の主電
極に、他方の主電極が共通のビツト線にそれぞれ
接続され、 情報記憶トランジスタが設けられないアドレス
を選択する上記番地選択トランジスタの他方の主
電極は開放状態となつていることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217835A JPS6195564A (ja) | 1984-10-16 | 1984-10-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217835A JPS6195564A (ja) | 1984-10-16 | 1984-10-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6195564A JPS6195564A (ja) | 1986-05-14 |
| JPH0533542B2 true JPH0533542B2 (ja) | 1993-05-19 |
Family
ID=16710492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217835A Granted JPS6195564A (ja) | 1984-10-16 | 1984-10-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6195564A (ja) |
-
1984
- 1984-10-16 JP JP59217835A patent/JPS6195564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6195564A (ja) | 1986-05-14 |
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