JPS589519B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPS589519B2 JPS589519B2 JP56119209A JP11920981A JPS589519B2 JP S589519 B2 JPS589519 B2 JP S589519B2 JP 56119209 A JP56119209 A JP 56119209A JP 11920981 A JP11920981 A JP 11920981A JP S589519 B2 JPS589519 B2 JP S589519B2
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- JP
- Japan
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- circuit
- diffusion layer
- mos
- conductivity type
- level
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はＭＯＳ型半導体装置に於けるリードオンリーメ
モリ回路（以下ＲＯＭと称する。
モリ回路（以下ＲＯＭと称する。
）の高集積密度化及び大容量化に関するものである。
従来のＭＯＳ型半導体装置に於けるＲＯＭの一例は第１
図の如くＸ入力数ＡＸ１〜ＡＸｎまでｎ個、Ｙ入力数Ａ
Ｙｔ〜ＡＹｍまで単個及び出力数１〜ＯＬまでＬ個備え
、メモリセル１、Ｘアドレスデコーダ回路２、Ｙアドレ
スデコーダ回路３及びバツファ回路４から構成されてい
る。
図の如くＸ入力数ＡＸ１〜ＡＸｎまでｎ個、Ｙ入力数Ａ
Ｙｔ〜ＡＹｍまで単個及び出力数１〜ＯＬまでＬ個備え
、メモリセル１、Ｘアドレスデコーダ回路２、Ｙアドレ
スデコーダ回路３及びバツファ回路４から構成されてい
る。
第２図は第１図に於けるメモリセル１０回路図で複数個
の抵抗Ｒ及びＭＯＳ ＦＥＴ５で構成される。
の抵抗Ｒ及びＭＯＳ ＦＥＴ５で構成される。
Ｘｏ−ＸＳ はＸアドレスデコーダ回路２の出力であり
、アドレス入力ＡＸ＋〜ＡＸｎにより一本の出力ライン
だけ”Ｈ”レベルに選ばれ、他の出力ラインはすべて“
Ｌ″レベルとなる。
、アドレス入力ＡＸ＋〜ＡＸｎにより一本の出力ライン
だけ”Ｈ”レベルに選ばれ、他の出力ラインはすべて“
Ｌ″レベルとなる。
“Ｈ”レベルに選ばれたＸアドレスデコーダ回路の出力
ラインがＭＯＳ ＦＥＴのゲート電極端子に接続されて
いると該ＭＯＳ ＦＥＴのドレイン電極端子から接地さ
れているソース電極端子へ抵抗Ｒを介して電流が流れド
レイン電極端子に接続されているデータラインは゛Ｌ″
レベルになる。
ラインがＭＯＳ ＦＥＴのゲート電極端子に接続されて
いると該ＭＯＳ ＦＥＴのドレイン電極端子から接地さ
れているソース電極端子へ抵抗Ｒを介して電流が流れド
レイン電極端子に接続されているデータラインは゛Ｌ″
レベルになる。
例えば第２図にＸアドレスデコーダ回路の出力ラインＸ
１が”Ｈ″レベルで他の出力ラインＸ。
１が”Ｈ″レベルで他の出力ラインＸ。
，Ｘ２〜Ｘｓが”Ｌ″レベルに選ばれた時、データライ
ン１，３，５は”Ｌ”レベルにデータライン２，４，Ｋ
は“Ｈ”レベルになる。
ン１，３，５は”Ｌ”レベルにデータライン２，４，Ｋ
は“Ｈ”レベルになる。
第３図は第２図のメモリセルの回路を集積回路装置に実
施した場合の素子配置図である。
施した場合の素子配置図である。
６は出カラインで形成する拡散層、７は各ＭＯＳ ＦＥ
Ｔのソース電極端子及び接地ライン８に接続された拡散
層、９はＭＯＳ ＦＥＴのゲート電極端子を形成する酸
化膜、１０は各酸化膜９を接続したアルミ配線、１１は
データラインを分離した間隙である。
Ｔのソース電極端子及び接地ライン８に接続された拡散
層、９はＭＯＳ ＦＥＴのゲート電極端子を形成する酸
化膜、１０は各酸化膜９を接続したアルミ配線、１１は
データラインを分離した間隙である。
第３図の如く、従来、間隙１１はデータラインを分離し
ているが、間隙直下には受動、能動素子等は全く存在せ
ず、ただ配線の為の空間となる。
ているが、間隙直下には受動、能動素子等は全く存在せ
ず、ただ配線の為の空間となる。
従来の大容量のＲＯＭ構造では該空間が大きな比率を占
め、チップサイズ増大の一因となり，ＲＯＭの高集積密
度化を困難にする欠点があった。
め、チップサイズ増大の一因となり，ＲＯＭの高集積密
度化を困難にする欠点があった。
上述した欠点を回避する先行技術として特開昭５１−５
０６１７号がある。
０６１７号がある。
この先行技術は、隣接するデータ出力線を共通化（一本
化）し、その両側に接地線を配し、この接地線と共通化
したデータ出力線間に１組のＭＩＳ ＦＥＴを配置する
ことにより得ている。
化）し、その両側に接地線を配し、この接地線と共通化
したデータ出力線間に１組のＭＩＳ ＦＥＴを配置する
ことにより得ている。
しかしながらこの先行技術は１ビット当り２つのＭＩＳ
｝ランジスタで構成されるためメモリセルの占有面積
がかなり大きいという欠点が尚つきまとう。
｝ランジスタで構成されるためメモリセルの占有面積
がかなり大きいという欠点が尚つきまとう。
周知の様に、半導体集積回路で構成されるリードオンリ
メモリ（ＲＯＭ）の如きメモリ回路は、記憶部、つまり
ＲＯＭセル群が集積回路チップ全体の７割以上を占有す
るのが普通である。
メモリ（ＲＯＭ）の如きメモリ回路は、記憶部、つまり
ＲＯＭセル群が集積回路チップ全体の７割以上を占有す
るのが普通である。
従って無駄のない素子レイアウトと、■セル当りのこの
素子構成数を最小にすることが大巾な集積度の向上に寄
与するということを踏え、本願発明は、上述した両者を
同時に満足させるメモリ回路を得ることを目的として成
されたものであり、その特徴は、アドレスデコーダ回路
のアドレスの任意の１人力をメモリセルの接地ライン選
択用に用いたもので以下詳細に説明する。
素子構成数を最小にすることが大巾な集積度の向上に寄
与するということを踏え、本願発明は、上述した両者を
同時に満足させるメモリ回路を得ることを目的として成
されたものであり、その特徴は、アドレスデコーダ回路
のアドレスの任意の１人力をメモリセルの接地ライン選
択用に用いたもので以下詳細に説明する。
第４図は本発明の一実施例でありＸアドレスデコーダ回
路のＸアドレスの任意の１入力信号、例えば最大桁入力
ＡＸｎ をメモリセルの接地ライン選択用に用いた半導
体メモリ回路の構成図である，第５図は本願発明の実施
例図で、相補型電界効果トランジスタ（以下ＣＭＯＳと
略記する）を用いたダイナミック形のメモリ回路のメモ
リセルを示す。
路のＸアドレスの任意の１入力信号、例えば最大桁入力
ＡＸｎ をメモリセルの接地ライン選択用に用いた半導
体メモリ回路の構成図である，第５図は本願発明の実施
例図で、相補型電界効果トランジスタ（以下ＣＭＯＳと
略記する）を用いたダイナミック形のメモリ回路のメモ
リセルを示す。
第５図に於で、２０はＭＯＳ ＦＥＴ、３１，３３，３
５，３７，３９，４２はケート電圧が“Ｌ”レベルの時
オンするＰチャンネルＭＯＳＦＥＴ、３０，３２，３４
，３６，３８，４０，４１，４３はゲート電圧が゛Ｈ″
レベルの時オンするＮチャンネルＭＯＳ ＦＥＴ であ
る。
５，３７，３９，４２はケート電圧が“Ｌ”レベルの時
オンするＰチャンネルＭＯＳＦＥＴ、３０，３２，３４
，３６，３８，４０，４１，４３はゲート電圧が゛Ｈ″
レベルの時オンするＮチャンネルＭＯＳ ＦＥＴ であ
る。
４４，４５はＡＮＤ論理回路、４６はインバータ回路で
あり、クロツク信号φ及びＸアドレスデコーダ回路の任
意の１入力信号、例えば最大桁入力信号ＡＸｎにより、
第６図の動作タイムチャートの如く、φ１，φ２信号が
得られ、前記Ｐ及びＮチャンネルＭＯＳ ＦＥＴ３０〜
４３のゲート電極端子に入力される。
あり、クロツク信号φ及びＸアドレスデコーダ回路の任
意の１入力信号、例えば最大桁入力信号ＡＸｎにより、
第６図の動作タイムチャートの如く、φ１，φ２信号が
得られ、前記Ｐ及びＮチャンネルＭＯＳ ＦＥＴ３０〜
４３のゲート電極端子に入力される。
クロツク信号φが゛Ｌ″レベルの時ＰチャンネルＭＯＳ
ＦＥＴ３１，３３，３５，３７，３９，４２はオンと
なり、ＮチャンネルＭＯＳ ＦＥＴ３０，３２，３４，
３６，３８，４０，４１，４３はオフとなるので、各デ
ータラインは電源ＶＤＤに接続される。
ＦＥＴ３１，３３，３５，３７，３９，４２はオンと
なり、ＮチャンネルＭＯＳ ＦＥＴ３０，３２，３４，
３６，３８，４０，４１，４３はオフとなるので、各デ
ータラインは電源ＶＤＤに接続される。
従って全てのデータラインはＶＤＤ即ち゛Ｈ”レベルに
チャージされる為データはＩＮＶＡＬＩＤとなる。
チャージされる為データはＩＮＶＡＬＩＤとなる。
クロツク信号φが“Ｈ”レベルの時前述の状態と逆にな
りＰチャンネルＭＯＳ ＦＥＴ３１，３３，３６，３７
，３９，４２はオフ動作し、ＮチャンネルＭＯＳ ＦＥ
Ｔ３０，３２，３４，３６，３８，４０，４１，４３は
最大桁入力信号ＡＸｎにより半分オン動作し、データラ
インと電源ＶＤＤは遮断されデータはＶＡＬＩＤ状態と
なる。
りＰチャンネルＭＯＳ ＦＥＴ３１，３３，３６，３７
，３９，４２はオフ動作し、ＮチャンネルＭＯＳ ＦＥ
Ｔ３０，３２，３４，３６，３８，４０，４１，４３は
最大桁入力信号ＡＸｎにより半分オン動作し、データラ
インと電源ＶＤＤは遮断されデータはＶＡＬＩＤ状態と
なる。
今クロツク信号φが“Ｈ″レベルでＸアドレスデコーダ
回路の最大桁入力信号ＡＸｎが”Ｌ”レベルであればφ
１は゛Ｌ″レベルになりＮチャンネルＭＯＳ ＦＥＴ３
０，３４，３８，４１はオフ動作となり各ドレイン電極
端子と接地間は分離される為、この端子に接続されてい
るＭＯＳ ＦＥＴ２０は無効となる。
回路の最大桁入力信号ＡＸｎが”Ｌ”レベルであればφ
１は゛Ｌ″レベルになりＮチャンネルＭＯＳ ＦＥＴ３
０，３４，３８，４１はオフ動作となり各ドレイン電極
端子と接地間は分離される為、この端子に接続されてい
るＭＯＳ ＦＥＴ２０は無効となる。
又φ２は”Ｈ”レベルとなり、ＮチャンネルＭＯＳ Ｆ
ＥＴ３２，３６，４０，４３はオン動作し各ドレイン電
極端子は接地される為、この端子に接続されているＭＯ
Ｓ ＦＥＴ２０が有効となり、Ｘアドレスデコーダ回路
のＸアドレスの出力端子Ｘ。
ＥＴ３２，３６，４０，４３はオン動作し各ドレイン電
極端子は接地される為、この端子に接続されているＭＯ
Ｓ ＦＥＴ２０が有効となり、Ｘアドレスデコーダ回路
のＸアドレスの出力端子Ｘ。
−Ｘｓのいずれか一つが”Ｈ”レベルのとき、この出力
端子にＭＯＳＦＥＴが接続されていればオン動作となり
データラインは接地され゛Ｌ″レベルが出力される。
端子にＭＯＳＦＥＴが接続されていればオン動作となり
データラインは接地され゛Ｌ″レベルが出力される。
又Ｘデコーダの出力端子にＭＯＳ ＦＥＴが接続されて
いなげればデータラインは“Ｈ″レベルを保持する。
いなげればデータラインは“Ｈ″レベルを保持する。
クロツク信号ψが゛Ｈ″レベルで、Ｘアドレスデコーダ
回路の最大桁入力信号ＡＸｎが”Ｈ″レベルであれば、
φ１は“Ｈ”レベル、φ２は゛Ｌ”レベルになる為、前
述動作と逆になる。
回路の最大桁入力信号ＡＸｎが”Ｈ″レベルであれば、
φ１は“Ｈ”レベル、φ２は゛Ｌ”レベルになる為、前
述動作と逆になる。
即ちＮチヤンネルＭＯＳ ＦＥＴ３０，３４，３８，４
１はオン動作し各ドレイン電極端子は接地される為、こ
の端子に接続されているＭＯＳ ＦＥＴ２０が有効とな
り、Ｘアドレスデコーダ回路の出力端子ｘｏ−Ｘｓのい
ずれか一つが゛Ｈ”レベルのとき、その出力端子にＭＯ
Ｓ ＦＥＴが接続されていればデータラインは接地され
、゛Ｌ”レベルが出力される。
１はオン動作し各ドレイン電極端子は接地される為、こ
の端子に接続されているＭＯＳ ＦＥＴ２０が有効とな
り、Ｘアドレスデコーダ回路の出力端子ｘｏ−Ｘｓのい
ずれか一つが゛Ｈ”レベルのとき、その出力端子にＭＯ
Ｓ ＦＥＴが接続されていればデータラインは接地され
、゛Ｌ”レベルが出力される。
又Ｘデコーダ出力端子にＭＯＳ ＦＥＴが接続されてい
なげればデータラインは“Ｈ″レベルを保持する。
なげればデータラインは“Ｈ″レベルを保持する。
第７図は第５図のメモリセルの回路を集積回路装置に実
施した素子配置図である。
施した素子配置図である。
４７は図示しない半導体基板上に形成されたデータライ
ンＤＡＴＡ−ＤＡＴＡＫを形成する拡散層、４８はこの
拡散層４７の両側に配置された拡散層で、これら拡散層
４７，４８間に形成されるＮチャンネルＭＯＳ ＦＥＴ
２０のソース端子と接地ライン５１にソースが接続され
たＮチャンネルＭＯＳ ＦＥＴ３０，３２，３４，３６
，３８，４０，４１，４３のドレインとを形成するＮ型
拡散層である。
ンＤＡＴＡ−ＤＡＴＡＫを形成する拡散層、４８はこの
拡散層４７の両側に配置された拡散層で、これら拡散層
４７，４８間に形成されるＮチャンネルＭＯＳ ＦＥＴ
２０のソース端子と接地ライン５１にソースが接続され
たＮチャンネルＭＯＳ ＦＥＴ３０，３２，３４，３６
，３８，４０，４１，４３のドレインとを形成するＮ型
拡散層である。
５２ＮはＮチャンネルＭＯＳ ＦＥＴ２０のゲートを形
成する酸化膜、５３はＮチャンネルＭＯＳＦＥＴ２０の
各酸化膜５２に接続されたアルミ配線、５４はＡＮＤ論
理回路４４の出力に接続されるアルミ配線、５５はヤの
論理回路４５の出力に接続されるアルミ配線、５６はデ
ータラインを成す拡散層４７とＰチャンネルＭＯＳ Ｆ
ＥＴ３１，３３，３５，３７，３９，４２の各ドレイン
とを接続するアルミ配線５７はＡＮＤ論理回路４４，４
５に入力されるクロック信号に接続されるアルミ配線、
５８は電源電位ＶＤＤに接続するアルミ配線、５０は、
ＰチャンネルＭＯＳ ＦＥＴ３１，３３，３５，３７，
３９，４２の各ドレインを成すＰ型拡散層、４９はＰチ
ャンネルＭＯＳ ＦＥＴ３１，３３，３５，３７，３９
，４２の各ソースを成すＰ型拡散層、５２ＰはＰチャン
ネルＭＯＳＦＥＴ３１，３３，３５，３７，３９，４２
のゲートを形成する酸化膜である。
成する酸化膜、５３はＮチャンネルＭＯＳＦＥＴ２０の
各酸化膜５２に接続されたアルミ配線、５４はＡＮＤ論
理回路４４の出力に接続されるアルミ配線、５５はヤの
論理回路４５の出力に接続されるアルミ配線、５６はデ
ータラインを成す拡散層４７とＰチャンネルＭＯＳ Ｆ
ＥＴ３１，３３，３５，３７，３９，４２の各ドレイン
とを接続するアルミ配線５７はＡＮＤ論理回路４４，４
５に入力されるクロック信号に接続されるアルミ配線、
５８は電源電位ＶＤＤに接続するアルミ配線、５０は、
ＰチャンネルＭＯＳ ＦＥＴ３１，３３，３５，３７，
３９，４２の各ドレインを成すＰ型拡散層、４９はＰチ
ャンネルＭＯＳ ＦＥＴ３１，３３，３５，３７，３９
，４２の各ソースを成すＰ型拡散層、５２ＰはＰチャン
ネルＭＯＳＦＥＴ３１，３３，３５，３７，３９，４２
のゲートを形成する酸化膜である。
以上説明した様に本発明によれば、データラインの両側
にＭＯＳ ＦＥＴを配することにより無駄のない素子レ
イアウトを得、更にアドレスデコーダ回路のＸ又はＹア
ドレスの任意の１人力信号で、データラインの右側又は
左側のＭＯＳ ＦＥＴを接地ライン選択用ＭＯＳ ＦＥ
Ｔにより切替えてデータを読み出すことによりＲＯＭの
１ビットをＭＯＳ ＦＥＴ１個で実現できるため大容量
のＲＯＭを設計する際、チップサイズの増大を防ぐこと
ができる。
にＭＯＳ ＦＥＴを配することにより無駄のない素子レ
イアウトを得、更にアドレスデコーダ回路のＸ又はＹア
ドレスの任意の１人力信号で、データラインの右側又は
左側のＭＯＳ ＦＥＴを接地ライン選択用ＭＯＳ ＦＥ
Ｔにより切替えてデータを読み出すことによりＲＯＭの
１ビットをＭＯＳ ＦＥＴ１個で実現できるため大容量
のＲＯＭを設計する際、チップサイズの増大を防ぐこと
ができる。
又、アドレス・デコーダ回路のアドレスの任意の１人力
をメモリ ・セルの接地ライン選択用に用いる事による
利益は、一般にアドレス・デコーダ回路の入力数がｎ本
であればその出力数は２ｎ本であるから、アドルス・デ
コーダ回路のアドレスを１本減じる結果、つまり入力数
をｎ−１とする結果出力数は２ｎ−１となり、出力数は
１／２となる。
をメモリ ・セルの接地ライン選択用に用いる事による
利益は、一般にアドレス・デコーダ回路の入力数がｎ本
であればその出力数は２ｎ本であるから、アドルス・デ
コーダ回路のアドレスを１本減じる結果、つまり入力数
をｎ−１とする結果出力数は２ｎ−１となり、出力数は
１／２となる。
これによりメモリ・セルのよ有面積も約半分程度減じら
れるから、チップサイズは大巾に縮小できることになる
。
れるから、チップサイズは大巾に縮小できることになる
。
更に、本発明のメモリ回路はＣＭＯＳで構成されている
為、動作時負荷抵抗により電力を消費することがない。
為、動作時負荷抵抗により電力を消費することがない。
従って極めて小さい消費電力で済む特徴を有している。
本発明は電卓、キャラクタジエネレータ、マイクロプロ
セッサ等の周辺回路の応用に極めて有効である。
セッサ等の周辺回路の応用に極めて有効である。
第１図は従来のリードオンリメモリ回路の構成図、第７
２図は第１図に於けるメモリセルの回路図、第３図は第
２図を集積回路化した素子配置図、第４図は本発明のり
＝ドオンリメモリ回路の構成図、第５図は本発明のメモ
リセルであって、相補型電界効果トランジスタを用いた
ダイナミック形のメモリセルの回路図、第６図は第５図
に示されたゲート回路の動作タイムチャート図、第７図
は第５図を集積回路化した素子配置図である。 ２０……ＭＯＳ ＦＥＴ、３０，３２，３４，３６，３
８，４０，４１，４３ナ…ＮチャンネルＭＯＳ、３１，
３３，３５，３７，３９，４２……ＰチャンネルＭＯＳ
、４４，４５……ＡＮＤ回路、４６……インバータ回路
、４７，４８，４９，５０…＝拡散層、５１…胃接地ラ
イン、５２Ｎ，５２Ｐ……ゲート酸化膜、５３，５４，
５５，５６，５７，５８ｍ…アルミ配線。
２図は第１図に於けるメモリセルの回路図、第３図は第
２図を集積回路化した素子配置図、第４図は本発明のり
＝ドオンリメモリ回路の構成図、第５図は本発明のメモ
リセルであって、相補型電界効果トランジスタを用いた
ダイナミック形のメモリセルの回路図、第６図は第５図
に示されたゲート回路の動作タイムチャート図、第７図
は第５図を集積回路化した素子配置図である。 ２０……ＭＯＳ ＦＥＴ、３０，３２，３４，３６，３
８，４０，４１，４３ナ…ＮチャンネルＭＯＳ、３１，
３３，３５，３７，３９，４２……ＰチャンネルＭＯＳ
、４４，４５……ＡＮＤ回路、４６……インバータ回路
、４７，４８，４９，５０…＝拡散層、５１…胃接地ラ
イン、５２Ｎ，５２Ｐ……ゲート酸化膜、５３，５４，
５５，５６，５７，５８ｍ…アルミ配線。
Claims (1)
- １ 半導体基板上に複数のＭＯＳ ＦＥＴにより、リー
ドオンリーメモリセルを構成して成るメモリ回路におい
て、アドレスデコーダ回路に接続された複数のデコーダ
出力と、データラインを構成する複数の第１導電型の第
１拡散層と、この第１導電型の第１拡散層の両側に配置
された第１導電型の第２拡散層と、この第１導電型の第
２拡散層と前記第１導電型の第１拡散層との間に形成さ
れ、前記複数のデコーダ出力の選択されたデコーダ出力
にゲートが接続された少なくとも１つの第１チャネル型
の第ＩＭＯＳ ＦＥＴと、ドレインの各々が前記第１導
電型の第１拡散層の各々の一端に接続され、ソースが第
１電源電位に接続され、クロツク信号が入力されるゲー
トを有する複数の第２チャネル型のＭＯＳ ＦＥＴと、
前記第１導電型の第２拡散層をそれぞれのドレインとし
、ソースを第２電源電位に接続して成る第１チャネル型
の第２ＭＯＳ ＦＥＴを含んでメモリセル及び周辺部を
構成し、前記アドレスデコーダ回路に入力される複数の
アドレス信号の任意のアドレス信号の１つと前記クロツ
ク信号との論理積を前記第１チャネル型の第２ＭＯＳ
ＦＥＴの奇数（又は偶数）番目のゲートに入力し、前記
任意のアドレス信号の反転信号と前記クロツク信号との
論理積を前記第１チャネル型の第２ＭＯＳ ＦＥＴの偶
数（又は奇数）番目のゲートに入力するように接続して
構成した事を特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119209A JPS589519B2 (ja) | 1981-07-31 | 1981-07-31 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119209A JPS589519B2 (ja) | 1981-07-31 | 1981-07-31 | 半導体メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12440676A Division JPS5349920A (en) | 1976-10-19 | 1976-10-19 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5766595A JPS5766595A (en) | 1982-04-22 |
| JPS589519B2 true JPS589519B2 (ja) | 1983-02-21 |
Family
ID=14755630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119209A Expired JPS589519B2 (ja) | 1981-07-31 | 1981-07-31 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589519B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0189699B1 (en) * | 1984-12-26 | 1992-09-30 | STMicroelectronics, Inc. | Interdigitated bit line rom |
| EP0461904A3 (en) * | 1990-06-14 | 1992-09-09 | Creative Integrated Systems, Inc. | An improved semiconductor read-only vlsi memory |
| US7936578B2 (en) * | 2009-08-28 | 2011-05-03 | Arm Limited | Read only memory cell for storing a multiple bit value |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326097B2 (ja) * | 1971-09-01 | 1978-07-31 | ||
| US3728696A (en) * | 1971-12-23 | 1973-04-17 | North American Rockwell | High density read-only memory |
-
1981
- 1981-07-31 JP JP56119209A patent/JPS589519B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5766595A (en) | 1982-04-22 |
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