JPH05335564A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05335564A JPH05335564A JP13953192A JP13953192A JPH05335564A JP H05335564 A JPH05335564 A JP H05335564A JP 13953192 A JP13953192 A JP 13953192A JP 13953192 A JP13953192 A JP 13953192A JP H05335564 A JPH05335564 A JP H05335564A
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- gate electrode
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Abstract
(57)【要約】
【目的】 MOS FET の製造方法に関し，高温ゲート酸化
工程が含まれても, レトログレードの不純物分布を持つ
チャネルプロファイルを保存する製造プロセスを提供
し，短チャネル効果を抑制し, 微細化に寄与することを
目的とする。 【構成】 １）一導電型半導体基板１上にゲート絶縁膜
３を形成し，該ゲート絶縁膜上全面にゲート電極膜４を
被着する第一工程と，次いで，該ゲート電極膜と該ゲー
ト絶縁膜を通して該半導体基板内部に平均投影飛程が存
在するようなエネルギーで一導電型不純物イオンを注入
する第二工程と，次いで，該一導電型不純物の深さ方向
の分布が該半導体基板内部で極大値を有し該半導体基板
表面ではこれより低濃度であることが保たれるように選
択された温度，時間で該半導体基板を熱処理する第三工
程とを有する，２）前記第二工程の後に，ゲート電極膜
上全面に第２のゲート電極膜を被着する工程を有するよ
うに構成する。
工程が含まれても, レトログレードの不純物分布を持つ
チャネルプロファイルを保存する製造プロセスを提供
し，短チャネル効果を抑制し, 微細化に寄与することを
目的とする。 【構成】 １）一導電型半導体基板１上にゲート絶縁膜
３を形成し，該ゲート絶縁膜上全面にゲート電極膜４を
被着する第一工程と，次いで，該ゲート電極膜と該ゲー
ト絶縁膜を通して該半導体基板内部に平均投影飛程が存
在するようなエネルギーで一導電型不純物イオンを注入
する第二工程と，次いで，該一導電型不純物の深さ方向
の分布が該半導体基板内部で極大値を有し該半導体基板
表面ではこれより低濃度であることが保たれるように選
択された温度，時間で該半導体基板を熱処理する第三工
程とを有する，２）前記第二工程の後に，ゲート電極膜
上全面に第２のゲート電極膜を被着する工程を有するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にMOS FET の製造方法に関する。近年, MOS FE
T は微細化されチャネル長が短くなってきたが，これに
伴いFETがパンチスルー降伏せず, 高電流駆動力を有す
ることが要求されている。
係り，特にMOS FET の製造方法に関する。近年, MOS FE
T は微細化されチャネル長が短くなってきたが，これに
伴いFETがパンチスルー降伏せず, 高電流駆動力を有す
ることが要求されている。
【０００２】
【従来の技術】従来, 半導体装置はそれに搭載する素子
の寸法を縮小することにより, 高速化と高集積化を進め
てきた。しかしながら，搭載する素子がMOS FET の場合
にチャネル長を縮小すると, しきい値電圧Ｖthの低下や
パンチスルー降伏電圧の低下等のいわゆる短チャネル効
果が発生し, これが半導体装置の微細化を阻む障害にな
っていた。
の寸法を縮小することにより, 高速化と高集積化を進め
てきた。しかしながら，搭載する素子がMOS FET の場合
にチャネル長を縮小すると, しきい値電圧Ｖthの低下や
パンチスルー降伏電圧の低下等のいわゆる短チャネル効
果が発生し, これが半導体装置の微細化を阻む障害にな
っていた。
【０００３】短チャネル効果は, チャネル長が短くなる
とともに, チャネル領域全体に対するソース・ドレイン
から延びる空乏層の占める領域の割合が増大し，電位が
ゲートでなく, ドレインによって主に支配されるように
なることにより生ずる。
とともに, チャネル領域全体に対するソース・ドレイン
から延びる空乏層の占める領域の割合が増大し，電位が
ゲートでなく, ドレインによって主に支配されるように
なることにより生ずる。
【０００４】したがって，この短チャネル効果を抑制し
ながらチャネル長を縮小させようとすると, 基板すなわ
ちチャネル領域の不純物濃度を増加させてソース・ドレ
インからの空乏層の延びを小さく抑えるようにしてい
る。その際, 通常チャネル長の寸法縮小率と同等か，あ
るいは−1/2 乗倍の比率でゲート絶縁膜を薄膜化する
と, しきい値電圧を上昇させることなく, 短チャネル効
果も抑制できる。
ながらチャネル長を縮小させようとすると, 基板すなわ
ちチャネル領域の不純物濃度を増加させてソース・ドレ
インからの空乏層の延びを小さく抑えるようにしてい
る。その際, 通常チャネル長の寸法縮小率と同等か，あ
るいは−1/2 乗倍の比率でゲート絶縁膜を薄膜化する
と, しきい値電圧を上昇させることなく, 短チャネル効
果も抑制できる。
【０００５】しかしながら，一様にチャネル領域の不純
物を増加させると, チャネル内のキャリアに印加される
垂直電界が増加する。そのためにキャリアの移動度が低
下し，寸法を縮小するほどには電流が増加せず，高速化
が促進されにくくなる。
物を増加させると, チャネル内のキャリアに印加される
垂直電界が増加する。そのためにキャリアの移動度が低
下し，寸法を縮小するほどには電流が増加せず，高速化
が促進されにくくなる。
【０００６】また, ホットキャリア効果等による信頼性
の低下を抑制する要請より, チャネル長が 0.5〜0.6 μ
ｍ程度のデバイスから, 電源電圧ＶDDがこれまでの5 V
より3.3 V 程度に引下げられるようになってきた。この
ために, しきい値電圧以上の動作領域, すなわちＶDD−
Ｖthを大きくとって電流駆動力を確保するために, しき
い値電圧も一層低い値が要求されるようになり，この傾
向はデバイスの微細化が進む限り続くものである。
の低下を抑制する要請より, チャネル長が 0.5〜0.6 μ
ｍ程度のデバイスから, 電源電圧ＶDDがこれまでの5 V
より3.3 V 程度に引下げられるようになってきた。この
ために, しきい値電圧以上の動作領域, すなわちＶDD−
Ｖthを大きくとって電流駆動力を確保するために, しき
い値電圧も一層低い値が要求されるようになり，この傾
向はデバイスの微細化が進む限り続くものである。
【０００７】上記のように, 一様にチャネル領域の不純
物を増加させてデバイスを縮小した場合の問題点を解決
するために, レトログレードの濃度分布, すなわちパン
チスルーを生じやすいソース・ドレインの接合と同じ深
さ近傍の濃度を高めにした不純物分布を形成して短チャ
ネル効果を抑制し，かつ, キャリアの移動度を高く保つ
ようにしている。図２にこのようなパンチスルー抑止構
造のFET の断面図を示す。
物を増加させてデバイスを縮小した場合の問題点を解決
するために, レトログレードの濃度分布, すなわちパン
チスルーを生じやすいソース・ドレインの接合と同じ深
さ近傍の濃度を高めにした不純物分布を形成して短チャ
ネル効果を抑制し，かつ, キャリアの移動度を高く保つ
ようにしている。図２にこのようなパンチスルー抑止構
造のFET の断面図を示す。
【０００８】図２において，１はｐ型半導体基板，２は
フィールド酸化膜，３はゲート酸化膜，４はゲート，５
は高濃度ｐ型層である。この構造ではチャネル領域の下
側に高濃度ｐ型層５が形成されている。
フィールド酸化膜，３はゲート酸化膜，４はゲート，５
は高濃度ｐ型層である。この構造ではチャネル領域の下
側に高濃度ｐ型層５が形成されている。
【０００９】
【発明が解決しようとする課題】しかしながら，レトロ
グレードの濃度分布を形成しても，一般に行われてい
る，イオン注入によってチャネルドープし，その後にゲ
ート絶縁膜を形成する製造方法においては，ゲート絶縁
膜形成の酸化工程が一般に高温であるために，注入直後
の不純物分布が熱拡散により崩れ，一様な濃度分布にな
ってしまう。
グレードの濃度分布を形成しても，一般に行われてい
る，イオン注入によってチャネルドープし，その後にゲ
ート絶縁膜を形成する製造方法においては，ゲート絶縁
膜形成の酸化工程が一般に高温であるために，注入直後
の不純物分布が熱拡散により崩れ，一様な濃度分布にな
ってしまう。
【００１０】図３はゲート酸化によりチャネル領域の深
さ方向の不純物分布が変化する様子を説明する図であ
る。図で(1) は注入直後，(2) はゲート酸化後の濃度プ
ロファィルを示す。
さ方向の不純物分布が変化する様子を説明する図であ
る。図で(1) は注入直後，(2) はゲート酸化後の濃度プ
ロファィルを示す。
【００１１】ここで，ゲート酸化が高温であることは，
主に信頼性からの要請によるものである。このことは，
拡散係数の大きい硼素をチャネルドープに用いるｎチャ
ネルMOS FET においてはｐチャネルMOS FET より深刻な
問題である。
主に信頼性からの要請によるものである。このことは，
拡散係数の大きい硼素をチャネルドープに用いるｎチャ
ネルMOS FET においてはｐチャネルMOS FET より深刻な
問題である。
【００１２】さらに，ゲート酸化に，不活性ガスで酸素
を希釈して通常の熱酸化より高温で酸化する分圧酸化法
を用いる場合はより一層深刻である。この分圧酸化法で
形成された酸化膜は薄膜化しても絶縁性が優れているた
め，MOS FET の微細化において重要な技術となってきて
いる。
を希釈して通常の熱酸化より高温で酸化する分圧酸化法
を用いる場合はより一層深刻である。この分圧酸化法で
形成された酸化膜は薄膜化しても絶縁性が優れているた
め，MOS FET の微細化において重要な技術となってきて
いる。
【００１３】本発明は, 高温ゲート酸化工程が含まれて
も, レトログレードの不純物分布を持つチャネルプロフ
ァイルを保存する製造プロセスを提供し，MOS FET の短
チャネル効果を抑制し, 半導体装置の微細化に寄与する
ことを目的とする。
も, レトログレードの不純物分布を持つチャネルプロフ
ァイルを保存する製造プロセスを提供し，MOS FET の短
チャネル効果を抑制し, 半導体装置の微細化に寄与する
ことを目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は，１）
一導電型半導体基板１上にゲート絶縁膜３を形成し，該
ゲート絶縁膜上全面にゲート電極膜４を被着する第一工
程と，次いで，該ゲート電極膜と該ゲート絶縁膜を通し
て該半導体基板内部に平均投影飛程が存在するようなエ
ネルギーで一導電型不純物イオンを注入する第二工程
と，次いで，該一導電型不純物の深さ方向の分布が該半
導体基板内部で極大値を有し該半導体基板表面ではこれ
より低濃度であることが保たれるように選択された温
度，時間で該半導体基板を熱処理する第三工程とを有す
る半導体装置の製造方法，あるいは２）前記第二工程の
後に，ゲート電極膜上全面に第２のゲート電極膜を被着
する工程を有する前記１）記載の半導体装置の製造方法
により達成される。
一導電型半導体基板１上にゲート絶縁膜３を形成し，該
ゲート絶縁膜上全面にゲート電極膜４を被着する第一工
程と，次いで，該ゲート電極膜と該ゲート絶縁膜を通し
て該半導体基板内部に平均投影飛程が存在するようなエ
ネルギーで一導電型不純物イオンを注入する第二工程
と，次いで，該一導電型不純物の深さ方向の分布が該半
導体基板内部で極大値を有し該半導体基板表面ではこれ
より低濃度であることが保たれるように選択された温
度，時間で該半導体基板を熱処理する第三工程とを有す
る半導体装置の製造方法，あるいは２）前記第二工程の
後に，ゲート電極膜上全面に第２のゲート電極膜を被着
する工程を有する前記１）記載の半導体装置の製造方法
により達成される。
【００１５】
【作用】本発明では, ゲート酸化膜およびゲートを形成
後に, 基板内部に平均投影飛程を持つようなエネルギー
で基板と同導電型のイオンを注入してチャネルドープを
行い，イオン注入後の不純物の活性化アニールを低温且
つ短時間に限定して行うことにより, レトログレードの
不純物分布を保つようにしている。
後に, 基板内部に平均投影飛程を持つようなエネルギー
で基板と同導電型のイオンを注入してチャネルドープを
行い，イオン注入後の不純物の活性化アニールを低温且
つ短時間に限定して行うことにより, レトログレードの
不純物分布を保つようにしている。
【００１６】したがって，パンチスルーストッパとして
機能するための深いところにある，イオン注入された不
純物が再分布することはない。
機能するための深いところにある，イオン注入された不
純物が再分布することはない。
【００１７】
【実施例】図１(A) 〜(D) は本発明の実施例を説明する
断面図である。図１(A) において，選択酸化(LOCOS) 法
により，シリコン(Si)基板１に素子形成領域を画定表出
するフィールド酸化膜として二酸化シリコン(SiO2)膜２
を形成する。
断面図である。図１(A) において，選択酸化(LOCOS) 法
により，シリコン(Si)基板１に素子形成領域を画定表出
するフィールド酸化膜として二酸化シリコン(SiO2)膜２
を形成する。
【００１８】次いで, 例えば, 基板を850 ℃の乾燥酸素
雰囲気中で熱酸化し, 厚さ 5 nm のゲート酸化膜として
SiO2膜３を形成する。次いで，気相成長(CVD) 法によ
り，基板上全面にゲート電極膜として厚さ100nmのポリ
シリコン膜４を成長する。
雰囲気中で熱酸化し, 厚さ 5 nm のゲート酸化膜として
SiO2膜３を形成する。次いで，気相成長(CVD) 法によ
り，基板上全面にゲート電極膜として厚さ100nmのポリ
シリコン膜４を成長する。
【００１９】図１(B) において，基板表面より硼素イオ
ン(B+ ) をエネルギー 60 KeV,ドーズ量5E12cm-2の条件
で注入し，高濃度ｐ型層５を形成する。この条件でイオ
ン注入を行うと, 高濃度ｐ型層５は基板表面からほぼ0.
1 μｍのところにピークを持ち, 表面に向かって除々に
低濃度となる。
ン(B+ ) をエネルギー 60 KeV,ドーズ量5E12cm-2の条件
で注入し，高濃度ｐ型層５を形成する。この条件でイオ
ン注入を行うと, 高濃度ｐ型層５は基板表面からほぼ0.
1 μｍのところにピークを持ち, 表面に向かって除々に
低濃度となる。
【００２０】図１(C) において，ポリシリコン膜４をパ
ターニングしてゲートとし，ゲートをマスクにして砒素
イオン (As+ ) をエネルギー 20 KeV,ドーズ量4E15cm-2
の条件で注入して，ソース６，ドレイン７を形成すると
ともにゲートにも砒素をドープする。
ターニングしてゲートとし，ゲートをマスクにして砒素
イオン (As+ ) をエネルギー 20 KeV,ドーズ量4E15cm-2
の条件で注入して，ソース６，ドレイン７を形成すると
ともにゲートにも砒素をドープする。
【００２１】図１(D) において，CVD 法により，基板上
に層間絶縁膜として厚さ300 nmのりん珪酸ガラス(PSG)
膜８を成長する。次いで, ランプ加熱等によるラピッド
・サーマル・アニーリング(RTA) により, 基板に 900
℃, 20秒の短時間の熱処理を行う。この場合, 熱処理時
間が非常に短いため，イオン注入された不純物は電気的
に活性化するが, 再拡散は殆ど起こらない。
に層間絶縁膜として厚さ300 nmのりん珪酸ガラス(PSG)
膜８を成長する。次いで, ランプ加熱等によるラピッド
・サーマル・アニーリング(RTA) により, 基板に 900
℃, 20秒の短時間の熱処理を行う。この場合, 熱処理時
間が非常に短いため，イオン注入された不純物は電気的
に活性化するが, 再拡散は殆ど起こらない。
【００２２】ついで，PSG 膜８にコンタクトホール９を
形成し，アルミニウム(Al)配線10を形成し，最後に, そ
の上に保護膜としてカバーPSG 膜11を被着して完成す
る。この実施例では，ゲート電極膜４を一回の工程で堆
積した場合について説明したが，高濃度ｐ型層５をより
急峻なプロファィルに，あるいはより深く形成したい場
合はゲート電極膜４を二回に分けて堆積を行う。この場
合の実施例を以下に示す。
形成し，アルミニウム(Al)配線10を形成し，最後に, そ
の上に保護膜としてカバーPSG 膜11を被着して完成す
る。この実施例では，ゲート電極膜４を一回の工程で堆
積した場合について説明したが，高濃度ｐ型層５をより
急峻なプロファィルに，あるいはより深く形成したい場
合はゲート電極膜４を二回に分けて堆積を行う。この場
合の実施例を以下に示す。
【００２３】上記実施例と同様にゲート酸化膜３を形成
し，１層目ゲート電極膜を膜厚 20nmで堆積し，硼素イ
オンをエネルギー 35 KeV,ドーズ量5E12cm-2の条件で注
入して高濃度ｐ型層５を形成する。次いで, ２層目ゲー
ト電極膜を膜厚 20 nmで堆積し，合計厚さ 100 nm のゲ
ートを形成する。
し，１層目ゲート電極膜を膜厚 20nmで堆積し，硼素イ
オンをエネルギー 35 KeV,ドーズ量5E12cm-2の条件で注
入して高濃度ｐ型層５を形成する。次いで, ２層目ゲー
ト電極膜を膜厚 20 nmで堆積し，合計厚さ 100 nm のゲ
ートを形成する。
【００２４】この場合, ゲート電極膜を一回で形成した
場合に比べて，低いエネルギーで同じ深さに形成可能な
ため，高濃度ｐ型層５は広がりが小さく抑えられ急峻な
不純物分布となる。
場合に比べて，低いエネルギーで同じ深さに形成可能な
ため，高濃度ｐ型層５は広がりが小さく抑えられ急峻な
不純物分布となる。
【００２５】以上の実施例ではｐ型基板にｎチャネル素
子を形成する場合について説明したが，本発明はｐチャ
ネル素子を形成する場合にも全く同様に適用できる。
子を形成する場合について説明したが，本発明はｐチャ
ネル素子を形成する場合にも全く同様に適用できる。
【００２６】
【発明の効果】本発明によれば, 高温ゲート酸化工程が
含まれても, レトログレードの不純物分布を持つチャネ
ルプロファイルを保存する製造プロセスを提供し，MOS
FET の短チャネル効果を抑制し, 半導体装置の微細化に
寄与することを目的とする。
含まれても, レトログレードの不純物分布を持つチャネ
ルプロファイルを保存する製造プロセスを提供し，MOS
FET の短チャネル効果を抑制し, 半導体装置の微細化に
寄与することを目的とする。
【図１】 本発明の実施例を説明する断面図
【図２】 パンチスルー抑止構造のFET の断面図
【図３】 ゲート酸化によりチャネル領域の深さ方向の
不純物分布が変化する様子を説明する図
不純物分布が変化する様子を説明する図
１ 半導体基板でSi基板 ２ フィールド酸化膜でSiO2膜 ３ ゲート酸化膜でSiO2膜 ４ ゲート電極膜でポリシリコン膜 ５ 高濃度ｐ型層 ６ ソース ７ ドレイン ８ 層間絶縁膜でPSG 膜 ９ コンタクトホール 10 金属配線でAl配線 11 カバーPSG 膜
Claims (2)
- 【請求項１】 一導電型半導体基板１上にゲート絶縁膜
３を形成し，該ゲート絶縁膜上全面にゲート電極膜４を
被着する第一工程と， 次いで，該ゲート電極膜と該ゲート絶縁膜を通して該半
導体基板内部に平均投影飛程が存在するようなエネルギ
ーで一導電型不純物イオンを注入する第二工程と， 次いで，該一導電型不純物の深さ方向の分布が該半導体
基板内部で極大値を有し該半導体基板表面ではこれより
低濃度であることが保たれるように選択された温度，時
間で該半導体基板を熱処理する第三工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第二工程の後に，ゲート電極膜上全
面に第２のゲート電極膜を被着する工程を有することを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13953192A JPH05335564A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13953192A JPH05335564A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335564A true JPH05335564A (ja) | 1993-12-17 |
Family
ID=15247452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13953192A Withdrawn JPH05335564A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335564A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162693A (en) * | 1999-09-02 | 2000-12-19 | Micron Technology, Inc. | Channel implant through gate polysilicon |
| WO2004017416A1 (ja) * | 2002-08-19 | 2004-02-26 | Sony Corporation | 絶縁ゲート型電界効果トランジスタとその製造方法、および撮像装置とその製造方法 |
| US7772655B2 (en) * | 2006-08-09 | 2010-08-10 | Panasonic Corporation | Semiconductor device and method of fabricating the same |
-
1992
- 1992-06-01 JP JP13953192A patent/JPH05335564A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162693A (en) * | 1999-09-02 | 2000-12-19 | Micron Technology, Inc. | Channel implant through gate polysilicon |
| US6503805B2 (en) | 1999-09-02 | 2003-01-07 | Micron Technology, Inc. | Channel implant through gate polysilicon |
| WO2004017416A1 (ja) * | 2002-08-19 | 2004-02-26 | Sony Corporation | 絶縁ゲート型電界効果トランジスタとその製造方法、および撮像装置とその製造方法 |
| US7374961B2 (en) | 2002-08-19 | 2008-05-20 | Sony Corporation | Insulated gate field-effect transistor and its manufacturing method, and imaging device and its manufacturing method |
| KR101013423B1 (ko) * | 2002-08-19 | 2011-02-14 | 소니 주식회사 | 고체촬상장치와 그 제조방법 |
| US8188523B2 (en) | 2002-08-19 | 2012-05-29 | Sony Corporation | Insulated gate field effect transistor and method of manufacturing same, and image pickup device and method of manufacturing same |
| US7772655B2 (en) * | 2006-08-09 | 2010-08-10 | Panasonic Corporation | Semiconductor device and method of fabricating the same |
| US7867840B2 (en) | 2006-08-09 | 2011-01-11 | Panasonic Corporation | Semiconductor device and method of fabricating the same |
| US7999331B2 (en) | 2006-08-09 | 2011-08-16 | Panasonic Corporation | Semiconductor device and method of fabricating the same |
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| A300 | Withdrawal of application because of no request for examination |
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