JPH0342872A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0342872A JPH0342872A JP1178811A JP17881189A JPH0342872A JP H0342872 A JPH0342872 A JP H0342872A JP 1178811 A JP1178811 A JP 1178811A JP 17881189 A JP17881189 A JP 17881189A JP H0342872 A JPH0342872 A JP H0342872A
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- JP
- Japan
- Prior art keywords
- source
- drain
- layers
- electrode
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は金属、酸化物、半導体（以下ＭＯ３と呼ぶ）
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
ＰチャネルＭＯ３型トランジスタのゲート電極を形成し
た後に、トランジスタのソース・ドレインの側壁に窒素
または酸素をイオン打ち込みし、ソース・ドレインの横
方向拡散を防止すると共にソース・ドレインの空乏層の
伸びを抑制する。
た後に、トランジスタのソース・ドレインの側壁に窒素
または酸素をイオン打ち込みし、ソース・ドレインの横
方向拡散を防止すると共にソース・ドレインの空乏層の
伸びを抑制する。
第３図に示すように、ＰチャネルＭＯ３型トランジスタ
は、ゲート電極２３が形成された後にＢＦｔあるいはＢ
（ボロン）がイオン注入され、自己整合的にソース・ド
レイン領域２４．２５が形成される。
は、ゲート電極２３が形成された後にＢＦｔあるいはＢ
（ボロン）がイオン注入され、自己整合的にソース・ド
レイン領域２４．２５が形成される。
その後ソース・ドレイン領域２４．２５の活性化のため
の熱処理によりソース・ドレイン領域２４．２５はわず
かに拡散していく。
の熱処理によりソース・ドレイン領域２４．２５はわず
かに拡散していく。
第３図に示すように、ソース・ドレイン２４．２５に電
圧を印加すると空乏１ｉ２６が発生し、電界を大きくす
るに従い空乏層幅ｄが増大する。近年の半導体デバイス
の縮小化に従い、ゲート電極の長さｌが小さくなり、Ｐ
チャネルＭＯ３型トランジスタではｌが２．ＯＩｒｍよ
り短くなるとソースとドレインの空乏層が直接つながっ
て大きな電流が流れるようになり、トランジスタとして
の特性を示さなくなる。
圧を印加すると空乏１ｉ２６が発生し、電界を大きくす
るに従い空乏層幅ｄが増大する。近年の半導体デバイス
の縮小化に従い、ゲート電極の長さｌが小さくなり、Ｐ
チャネルＭＯ３型トランジスタではｌが２．ＯＩｒｍよ
り短くなるとソースとドレインの空乏層が直接つながっ
て大きな電流が流れるようになり、トランジスタとして
の特性を示さなくなる。
（！！１ｉｌＪを解決するための手段〕ソースとドレイ
ンの空乏層の広がる領域にあらかしめ窒素または酸素を
イオン注入する。
ンの空乏層の広がる領域にあらかしめ窒素または酸素を
イオン注入する。
窒素または酸素がイオン注入された層は高抵抗の領域と
なるので、ソースおよびドレインの空乏層の広がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＰチャネルＭＯ３型トランジスタを形成できる。
なるので、ソースおよびドレインの空乏層の広がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＰチャネルＭＯ３型トランジスタを形成できる。
第１図＋ａ）〜（Ｃ１をもとに本発明の実施例を詳細に
説明する。第１図ｆａｔに示すようにシリコン（Ｓｉ）
などの半導体基板１の上にゲート絶縁膜２を形成した後
、ゲート電極３を形成する。半導体基板ｌは、シリコン
の場合はＮ型シリコンまたはＰ型シリコン内に形成され
たＮウェルである。またゲート絶縁膜２は、シリコン酸
化膜が一般的であるが、シリコン窒化膜やシリコン酸窒
化膜やこれらの多層膜などの他の絶縁膜でも良い、さら
にゲート電極３は、多結晶シリコン膜や金属膜やポリサ
イド膜などである。
説明する。第１図ｆａｔに示すようにシリコン（Ｓｉ）
などの半導体基板１の上にゲート絶縁膜２を形成した後
、ゲート電極３を形成する。半導体基板ｌは、シリコン
の場合はＮ型シリコンまたはＰ型シリコン内に形成され
たＮウェルである。またゲート絶縁膜２は、シリコン酸
化膜が一般的であるが、シリコン窒化膜やシリコン酸窒
化膜やこれらの多層膜などの他の絶縁膜でも良い、さら
にゲート電極３は、多結晶シリコン膜や金属膜やポリサ
イド膜などである。
次に第１図（ｂｌに示すように窒素（Ｎ）または酸素（
０）をイオン注入する。ゲート電極３をマスクにしてイ
オン注入されるのでゲート電極３の直下のチャネルには
ＮまたはＯはイオン注入されない。またゲート電極３に
イオン注入しない時はゲート電極３上にフォトレジスト
等を残しておいても良い。さてこの時のイオン注入の飛
程（Ｒｐ）は半導体基板ｌの表面から将来ソース・ドレ
インの空乏層が伸びる領域の深さに相当する距離で良い
。
０）をイオン注入する。ゲート電極３をマスクにしてイ
オン注入されるのでゲート電極３の直下のチャネルには
ＮまたはＯはイオン注入されない。またゲート電極３に
イオン注入しない時はゲート電極３上にフォトレジスト
等を残しておいても良い。さてこの時のイオン注入の飛
程（Ｒｐ）は半導体基板ｌの表面から将来ソース・ドレ
インの空乏層が伸びる領域の深さに相当する距離で良い
。
たとえば、ソース・ドレインの拡散深さが０．３μ臘で
あれば、イオン注入の飛程は０．３μｍ±０．０５μｍ
が良い、もちろん、この範囲から外れても効果は小さく
なるがソースとドレインの空乏層が接触する現象を防止
する事はできる。またＮまたは○のイオン注入量は多け
れば多いはど空乏層の伸びの防止には効果があるが、イ
オン注入によるダメノジが発生する事および余りに絶縁
膜に近くなる事によりリーク電流の増大や易動度の低下
を引き起こすので望ましくない、従ってＮまたは○のイ
オン注入量はｌＸｌ０”／−から５ｘｌＯ１′／ｃｄの
範囲が良い。
あれば、イオン注入の飛程は０．３μｍ±０．０５μｍ
が良い、もちろん、この範囲から外れても効果は小さく
なるがソースとドレインの空乏層が接触する現象を防止
する事はできる。またＮまたは○のイオン注入量は多け
れば多いはど空乏層の伸びの防止には効果があるが、イ
オン注入によるダメノジが発生する事および余りに絶縁
膜に近くなる事によりリーク電流の増大や易動度の低下
を引き起こすので望ましくない、従ってＮまたは○のイ
オン注入量はｌＸｌ０”／−から５ｘｌＯ１′／ｃｄの
範囲が良い。
次に第１図に示すように、ゲート電極５をマスクにして
Ｐ型の不純物をシリコン基板ｌの中に入れ、ソース及び
ドレイン６．７を形成する。Ｐ型の不純物の導入方法と
して、イオン注入法あるいは拡散法が挙げられる。イオ
ン注入法の場合はボロン（Ｂ゛）あるいはぶつ化ボロン
（ＢＦ！” ）等のイオンで行う、さらにその後の熱処
理によりソース・ドレイン層が拡散していくが、Ｎまた
はＯのイオン注入層の付近ではソース・ドレイン層は余
り延びていかない。
Ｐ型の不純物をシリコン基板ｌの中に入れ、ソース及び
ドレイン６．７を形成する。Ｐ型の不純物の導入方法と
して、イオン注入法あるいは拡散法が挙げられる。イオ
ン注入法の場合はボロン（Ｂ゛）あるいはぶつ化ボロン
（ＢＦ！” ）等のイオンで行う、さらにその後の熱処
理によりソース・ドレイン層が拡散していくが、Ｎまた
はＯのイオン注入層の付近ではソース・ドレイン層は余
り延びていかない。
以上のようにして作成したＰ型トランジスタは第１図ｉ
ｃ）に示すように、Ｐ型不純物のソースおよびドレイン
６．７の肩の付近にＮあるいはＯの濃度の濃い高抵抗の
層４が存在する構造となっている。
ｃ）に示すように、Ｐ型不純物のソースおよびドレイン
６．７の肩の付近にＮあるいはＯの濃度の濃い高抵抗の
層４が存在する構造となっている。
第２図は第１図の半導体装置のソース６およびドレイン
７に電圧を印加したときの空乏ＦＪ８の広がりの状態を
示している。
７に電圧を印加したときの空乏ＦＪ８の広がりの状態を
示している。
第２図に示すように、ソースおよびドレイン６゜７に電
圧を印加した時に空乏層が発生する。しかし最も空乏層
の伸びが大きくなるソースおよびドレイン６．７の円周
部つまり肩の部分にはＮあるいはＯの濃度が濃い層があ
り、高い抵抗を有している。このＮ４の存在の為に空乏
層の伸びが抑制され、たとえゲート電極３の長さｌが２
−以下（もちろん１−以下も含む）になってもソース側
とドレイン側の空乏層が接触する事はなく、安定したト
ランジスタ特性を示す。また実施例において説明したよ
うに、ソース・ドレイン６．７が熱処理により拡散した
時にも表面付近ではソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
６．７の肩の付近はＮあるいは０の濃い層があるために
余り伸びない、従って実行チャネル長は小さくスピード
の速いトランジスタが形成され、しかもパンチスルー耐
圧の大きいトランジスタとなる。
圧を印加した時に空乏層が発生する。しかし最も空乏層
の伸びが大きくなるソースおよびドレイン６．７の円周
部つまり肩の部分にはＮあるいはＯの濃度が濃い層があ
り、高い抵抗を有している。このＮ４の存在の為に空乏
層の伸びが抑制され、たとえゲート電極３の長さｌが２
−以下（もちろん１−以下も含む）になってもソース側
とドレイン側の空乏層が接触する事はなく、安定したト
ランジスタ特性を示す。また実施例において説明したよ
うに、ソース・ドレイン６．７が熱処理により拡散した
時にも表面付近ではソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
６．７の肩の付近はＮあるいは０の濃い層があるために
余り伸びない、従って実行チャネル長は小さくスピード
の速いトランジスタが形成され、しかもパンチスルー耐
圧の大きいトランジスタとなる。
以上の効果は通常使用している電源電圧ｔＯＶ以下の説
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
第１図＋ａｌ〜（Ｃ１は本発明の半導体装置の製造方法
の工ａＩ＋［を示す断面図、第２図は第１図に示す半導
体’ＡＨの効果を示す断面図、第３図は従来のトランジ
スタの構造を示す断面図である。 １．２１・・・半導体基板 ２．２２・・・ゲート絶縁膜 ３３２３・・・ゲート電極 ４・・・ＮまたはＯのイオン打込層 ６、７．２４．２５・・・ソース・ドレイン８．２６・
空乏層 ｄ・・・空乏層幅 以 上
の工ａＩ＋［を示す断面図、第２図は第１図に示す半導
体’ＡＨの効果を示す断面図、第３図は従来のトランジ
スタの構造を示す断面図である。 １．２１・・・半導体基板 ２．２２・・・ゲート絶縁膜 ３３２３・・・ゲート電極 ４・・・ＮまたはＯのイオン打込層 ６、７．２４．２５・・・ソース・ドレイン８．２６・
空乏層 ｄ・・・空乏層幅 以 上
Claims (1)
- ゲート電極を形成する工程と、Ｎ型のシリコン基板内に
窒素または酸素のイオン打ち込みを行う工程と、Ｐ型の
不純物層を前記シリコン基板内に作りソース・ドレイン
を形成する工程と、からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178811A JPH0342872A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178811A JPH0342872A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342872A true JPH0342872A (ja) | 1991-02-25 |
Family
ID=16055073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178811A Pending JPH0342872A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342872A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| JP2008103738A (ja) * | 1993-09-02 | 2008-05-01 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2016072398A1 (ja) * | 2014-11-05 | 2016-05-12 | 国立研究開発法人科学技術振興機構 | ゲルマニウム層をチャネル領域とする半導体装置およびその製造方法 |
-
1989
- 1989-07-10 JP JP1178811A patent/JPH0342872A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103738A (ja) * | 1993-09-02 | 2008-05-01 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| US6475887B1 (en) | 1993-09-16 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6380036B1 (en) | 1994-06-22 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| WO2016072398A1 (ja) * | 2014-11-05 | 2016-05-12 | 国立研究開発法人科学技術振興機構 | ゲルマニウム層をチャネル領域とする半導体装置およびその製造方法 |
| JPWO2016072398A1 (ja) * | 2014-11-05 | 2017-08-03 | 国立研究開発法人科学技術振興機構 | ゲルマニウム層をチャネル領域とする半導体装置およびその製造方法 |
| US10109710B2 (en) | 2014-11-05 | 2018-10-23 | Japan Science And Technology Agency | Semiconductor device having germanium layer as channel region and method for manufacturing the same |
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