JPS6041325A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6041325A JPS6041325A JP58149322A JP14932283A JPS6041325A JP S6041325 A JPS6041325 A JP S6041325A JP 58149322 A JP58149322 A JP 58149322A JP 14932283 A JP14932283 A JP 14932283A JP S6041325 A JPS6041325 A JP S6041325A
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- JP
- Japan
- Prior art keywords
- tri
- pass line
- circuit
- trs
- buffers
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000872 buffer Substances 0.000 claims abstract description 27
- 240000002853 Nelumbo nucifera Species 0.000 claims 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 claims 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は０ＶＩＯ８ＬＳＩにおいて、パスラインの”Ｆ
ＩＸ 位を常に安定な状態に保ち、回路のラッチアップ
、異状電流の発生を防ぐ半導体集積回路に関するもので
ある。
ＩＸ 位を常に安定な状態に保ち、回路のラッチアップ
、異状電流の発生を防ぐ半導体集積回路に関するもので
ある。
第１図に示すようなＣＭＯ８ＬＳＩにおいて、信号を遮
断し出力を高インピーダンスに設定することができる複
数個のトライステートバッファ及び１個以上のゲート回
路の入力端子が接続されたパスラインがよく使用される
。第１図において、１１はパスライン、２１．２２はト
ライステートバッファ、３１はゲート回路、４１〜４３
はＰチャンネルトランジスタ、５１−５７はＮチャンネ
ルトランジスタ、６１．６２はトライステートバッファ
入力信号、７１．７２はトライステートバッファ遮断信
号である。
断し出力を高インピーダンスに設定することができる複
数個のトライステートバッファ及び１個以上のゲート回
路の入力端子が接続されたパスラインがよく使用される
。第１図において、１１はパスライン、２１．２２はト
ライステートバッファ、３１はゲート回路、４１〜４３
はＰチャンネルトランジスタ、５１−５７はＮチャンネ
ルトランジスタ、６１．６２はトライステートバッファ
入力信号、７１．７２はトライステートバッファ遮断信
号である。
ところが、パスライン１１に接続されているトライステ
ートバッファ２１ 、２２が全て遮断されたときパスラ
イン１１は高インピーダンスとなり、パスライン１１の
電位は定まらない。従ってパスライン１１は熱励起など
によシ様々な電位になる可能性がある。もし電源電圧の
範囲を越えると、ラッチアップを起こす可能性が有る。
ートバッファ２１ 、２２が全て遮断されたときパスラ
イン１１は高インピーダンスとなり、パスライン１１の
電位は定まらない。従ってパスライン１１は熱励起など
によシ様々な電位になる可能性がある。もし電源電圧の
範囲を越えると、ラッチアップを起こす可能性が有る。
又Ｐチャンネル、Ｎチャンネルトランジスタ両方のスレ
ッシホールド電圧を越えた電位になると大刀回路（第１
図において３１）でＰチャンネル、Ｎチャンネル両トラ
ンジスタ４３ 、５７ρ；導通状態となり、異状電流が
流れてしまう。このように複数のトライステートバッフ
ァ２１ 、２２及びゲート回路３１の入力端子が接続さ
れたパスラインを用いるＣＭＯ８ＬＳＩには上記のよう
な欠点があった。
ッシホールド電圧を越えた電位になると大刀回路（第１
図において３１）でＰチャンネル、Ｎチャンネル両トラ
ンジスタ４３ 、５７ρ；導通状態となり、異状電流が
流れてしまう。このように複数のトライステートバッフ
ァ２１ 、２２及びゲート回路３１の入力端子が接続さ
れたパスラインを用いるＣＭＯ８ＬＳＩには上記のよう
な欠点があった。
本発明はこのような欠点を除去し、ＣＭＯＳ ＬＳＩに
ゲート回路の入力端子及びトライステートバッファの出
力が接続されたパスラインを適用したときに安定な動作
を得る回路を提供するものである。
ゲート回路の入力端子及びトライステートバッファの出
力が接続されたパスラインを適用したときに安定な動作
を得る回路を提供するものである。
すなわち、本発明による半導体集積回路は、複数のトラ
イステートバッファの出力及び１個以上のゲート回路の
入力端子が接続されたパスラインを有するＣＭＯＳ Ｌ
ＳＩにおいて、該パスラインに対するトライステートバ
ッファの出力が全て高インピーダンスになっているとき
パスラインの電位を電源又は接地電位に固定する回路を
備えたことを特徴とするものである。
イステートバッファの出力及び１個以上のゲート回路の
入力端子が接続されたパスラインを有するＣＭＯＳ Ｌ
ＳＩにおいて、該パスラインに対するトライステートバ
ッファの出力が全て高インピーダンスになっているとき
パスラインの電位を電源又は接地電位に固定する回路を
備えたことを特徴とするものである。
次に本発明の一実施例を第２図により説明する。
以下第１図と同一構成部分には同一番号を利して説明す
る。さらに、４４ばＰチャンネルトランジスタ、８１は
２人力ＯＲ回路である。
る。さらに、４４ばＰチャンネルトランジスタ、８１は
２人力ＯＲ回路である。
第２図の回路において、遮断信号７１ 、７２が共に０
”となった時、トライステートバッファ２１ 、２２は
共に遮断状態となる。このときＯＲ回路８１の出力はＯ
となり１、Ｐチャンネルトランジスタ４４を導通状態に
し、パスラインの電位を電源電圧にする。
”となった時、トライステートバッファ２１ 、２２は
共に遮断状態となる。このときＯＲ回路８１の出力はＯ
となり１、Ｐチャンネルトランジスタ４４を導通状態に
し、パスラインの電位を電源電圧にする。
この回路によりパスラインの電位は論理的に安定な状態
となり、トライステートバッファが遮断すれたときもラ
ッチアップが起きたり、インバータ３′に異状電流が流
れることを防止できる。
となり、トライステートバッファが遮断すれたときもラ
ッチアップが起きたり、インバータ３′に異状電流が流
れることを防止できる。
第３図は本発明の他の実施例である。
記号は第２図と同一である。この場合、Ｐチャンネルの
トランジスタ４４は常に導通状態になっている。しかし
ながら、これにトライステートバッファ２１．２２にお
けるＮチャンネルトランジスタ５２゜５３．５５，５６
よりも導通抵抗の大きいトランジスタを使用することに
よりトライステートバッファがパスライン１１を駆動し
、その出力が９０“になる時Ｐチヤンネルトランジスタ
４４の導通抵抗が大きいため、パスラインの電位を１０
“とすることができる。
トランジスタ４４は常に導通状態になっている。しかし
ながら、これにトライステートバッファ２１．２２にお
けるＮチャンネルトランジスタ５２゜５３．５５，５６
よりも導通抵抗の大きいトランジスタを使用することに
よりトライステートバッファがパスライン１１を駆動し
、その出力が９０“になる時Ｐチヤンネルトランジスタ
４４の導通抵抗が大きいため、パスラインの電位を１０
“とすることができる。
又いずれのトライステートバッファ２１，２２モ遮断状
態にあるときはＰチャンネルトランジスタ４４が導通し
ていることによって、パスライン１１を電源電圧に保つ
。
態にあるときはＰチャンネルトランジスタ４４が導通し
ていることによって、パスライン１１を電源電圧に保つ
。
第４図は第３図におけるＰチャンネルのトランジスタ４
４に代えてＮチャンネルのトランジスタ５８を使用した
例である。パスライン１１は全てのトライステートバッ
ファ２１ 、２２が遮断状態のとき接地電位に保たれる
。
４に代えてＮチャンネルのトランジスタ５８を使用した
例である。パスライン１１は全てのトライステートバッ
ファ２１ 、２２が遮断状態のとき接地電位に保たれる
。
以上述べたように本発明によれば、ＣＭＯＳ ＬＳＩに
オイて、複数のトライステートバッファの出力と１個以
上のゲート回路の入力端子が接続されたパスラインを常
に定められた電位に設定することができ、ランチアップ
、異状電流の発生を防止することができる効果を有する
ものである。
オイて、複数のトライステートバッファの出力と１個以
上のゲート回路の入力端子が接続されたパスラインを常
に定められた電位に設定することができ、ランチアップ
、異状電流の発生を防止することができる効果を有する
ものである。
第１図は従来のＣＭＯＳ ＬＳＩ内のパスライン及びこ
れに接続されたトライステートバッファ及ヒゲート回路
図、第２図、第３図、第４図はそれぞれ本発明によるＣ
ＭＯＳ ＬＳＩ内のパスライン及びこれに接続されたト
ライステートバッファ、ゲート回路及びパスラインを電
源又は接地電位に固定する回路の実施例を示す図である
。 １１・・・パスライン、２１．２２・・・トライステー
トバッファ、３１・・・ゲート回路、４１〜４４・・・
Ｐチャンネルトランジスタ、５１−５８・・・Ｎチャン
ネルトランジスタ、６１．６２ ・トライステー！・パ
ンフッ入力信号端子、７１．７２ ・トライステートバ
ッファ遮断信号端子、８１・・・２人力ＯＲ回路 特許出願人 日本電気株式会社 第１図 第２図 第３図 第４図
れに接続されたトライステートバッファ及ヒゲート回路
図、第２図、第３図、第４図はそれぞれ本発明によるＣ
ＭＯＳ ＬＳＩ内のパスライン及びこれに接続されたト
ライステートバッファ、ゲート回路及びパスラインを電
源又は接地電位に固定する回路の実施例を示す図である
。 １１・・・パスライン、２１．２２・・・トライステー
トバッファ、３１・・・ゲート回路、４１〜４４・・・
Ｐチャンネルトランジスタ、５１−５８・・・Ｎチャン
ネルトランジスタ、６１．６２ ・トライステー！・パ
ンフッ入力信号端子、７１．７２ ・トライステートバ
ッファ遮断信号端子、８１・・・２人力ＯＲ回路 特許出願人 日本電気株式会社 第１図 第２図 第３図 第４図
Claims (1)
- （１）複数のトライステートバッファの出力及び１個以
上のゲート回路の入力端子が接続されたパスラインを有
するＣＭＯ８ＬＳＩにおいて、該パスラインに対するト
ライステートバッファの出力が全て高インピーダンスに
なっているとき、ハスラインの電位を電源又は接地電位
に固定する回路を備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149322A JPS6041325A (ja) | 1983-08-16 | 1983-08-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149322A JPS6041325A (ja) | 1983-08-16 | 1983-08-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041325A true JPS6041325A (ja) | 1985-03-05 |
Family
ID=15472578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149322A Pending JPS6041325A (ja) | 1983-08-16 | 1983-08-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041325A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697107A (en) * | 1986-07-24 | 1987-09-29 | National Semiconductor Corporation | Four-state I/O control circuit |
| US4709173A (en) * | 1985-05-17 | 1987-11-24 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit having latch circuit with multiplexer selection function |
| JPS63117517A (ja) * | 1986-11-05 | 1988-05-21 | Nec Ic Microcomput Syst Ltd | ハイインピ−ダンス防止回路 |
| JPH01200819A (ja) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | メモリ集積回路 |
| JPH03179914A (ja) * | 1989-12-08 | 1991-08-05 | Nec Corp | バスドライバ回路 |
| EP0772301A3 (en) * | 1995-11-03 | 1998-04-01 | Samsung Electronics Co., Ltd. | Circuit for stabilizing the output of a tri-state circuit |
| WO2005015742A1 (ja) * | 2003-08-08 | 2005-02-17 | Rohm Co., Ltd | クロック入出力装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103965A (ja) * | 1974-01-14 | 1975-08-16 | ||
| JPS5161762A (ja) * | 1974-11-27 | 1976-05-28 | Hitachi Ltd |
-
1983
- 1983-08-16 JP JP58149322A patent/JPS6041325A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103965A (ja) * | 1974-01-14 | 1975-08-16 | ||
| JPS5161762A (ja) * | 1974-11-27 | 1976-05-28 | Hitachi Ltd |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN100449943C (zh) * | 2003-08-08 | 2009-01-07 | 罗姆股份有限公司 | 时钟输入/输出设备 |
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