JPH05336534A - レベル検出回路 - Google Patents
レベル検出回路Info
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- JPH05336534A JPH05336534A JP4144347A JP14434792A JPH05336534A JP H05336534 A JPH05336534 A JP H05336534A JP 4144347 A JP4144347 A JP 4144347A JP 14434792 A JP14434792 A JP 14434792A JP H05336534 A JPH05336534 A JP H05336534A
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- square
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/793—Processing of colour television signals in connection with recording for controlling the level of the chrominance signal, e.g. by means of automatic chroma control circuits
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【構成】 バースト信号の平方値の和を算出する乗算器
２，加算器３と、バースト信号の平方値の和の最大値を
ホールドする最大値ホールド回路４と、サンプリングク
ロックをカウントするカウンタ５と、連続する二つのカ
ウント値の平方値の和の二分の一の値を算出する乗算器
２，加算器３，１／２演算回路８と、１／２演算回路８
の出力が最大値ホールド回路４の出力より大となったと
き連続する二つのカウント値のうちの始めのカウント値
をバースト信号のレベルの近似値（平方根）として出力
するディレイ回路６，ラッチ回路７，比較器９を有す
る。 【効果】 小規模回路で平方根を求めてレベル検出が可
能となる。
２，加算器３と、バースト信号の平方値の和の最大値を
ホールドする最大値ホールド回路４と、サンプリングク
ロックをカウントするカウンタ５と、連続する二つのカ
ウント値の平方値の和の二分の一の値を算出する乗算器
２，加算器３，１／２演算回路８と、１／２演算回路８
の出力が最大値ホールド回路４の出力より大となったと
き連続する二つのカウント値のうちの始めのカウント値
をバースト信号のレベルの近似値（平方根）として出力
するディレイ回路６，ラッチ回路７，比較器９を有す
る。 【効果】 小規模回路で平方根を求めてレベル検出が可
能となる。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号のレベル検出
を行うレベル検出回路に関するものであり、特にＡＣＣ
（Automatic Color Control ：自動色飽和度調整）回路
等に使用されるものである。
を行うレベル検出回路に関するものであり、特にＡＣＣ
（Automatic Color Control ：自動色飽和度調整）回路
等に使用されるものである。
【０００２】
【従来の技術】従来より、例えばテレビジョン受像機や
ビデオテープレコーダ等にはＡＣＣ（Automatic Color
Control ：自動色飽和度調整）回路が設けられている。
すなわち、上記テレビジョン受像機においては、例え
ば、受信電波の変動やアンテナ系の不整合によって輝度
信号と搬送色信号のレベル差が変動すると、画面の飽和
度が不規則に変化する。また、例えば、チャンネルの切
り換えで飽和度だけが変化することもある。このため、
上記テレビジョン受像機には、復調回路に加える搬送色
信号のレベルを一定に保つように動作する帯域増幅回路
の利得を自動調整する上記ＡＣＣ回路が組み入れられて
いる。このＡＣＣ回路は、バースト振幅値を基準値と比
較して色飽和度が常に一定のレベルに保たれるよう利得
制御を行うものであり、具体的には、図５に示すように
構成されるものである。
ビデオテープレコーダ等にはＡＣＣ（Automatic Color
Control ：自動色飽和度調整）回路が設けられている。
すなわち、上記テレビジョン受像機においては、例え
ば、受信電波の変動やアンテナ系の不整合によって輝度
信号と搬送色信号のレベル差が変動すると、画面の飽和
度が不規則に変化する。また、例えば、チャンネルの切
り換えで飽和度だけが変化することもある。このため、
上記テレビジョン受像機には、復調回路に加える搬送色
信号のレベルを一定に保つように動作する帯域増幅回路
の利得を自動調整する上記ＡＣＣ回路が組み入れられて
いる。このＡＣＣ回路は、バースト振幅値を基準値と比
較して色飽和度が常に一定のレベルに保たれるよう利得
制御を行うものであり、具体的には、図５に示すように
構成されるものである。
【０００３】この図５において、先ず、当該ＡＣＣ回路
の入力端子２１には搬送色信号が供給され、この搬送色
信号が乗算器２３を介してレベル検出回路２５に送られ
る。当該レベル検出回路２５は、上記搬送色信号のレベ
ルを検出するものである。ここで、クロマレベルはバー
スト信号のレベルにより決まるので、上記レベル検出回
路２５では、端子２２を介して供給されるテレビジョン
受像機の同期偏向系ブロックからのバーストゲートパル
スが例えば“Ｈ”（ハイレベル）のときに、上記搬送色
信号のレベルすなわちバースト振幅値を検出する。
の入力端子２１には搬送色信号が供給され、この搬送色
信号が乗算器２３を介してレベル検出回路２５に送られ
る。当該レベル検出回路２５は、上記搬送色信号のレベ
ルを検出するものである。ここで、クロマレベルはバー
スト信号のレベルにより決まるので、上記レベル検出回
路２５では、端子２２を介して供給されるテレビジョン
受像機の同期偏向系ブロックからのバーストゲートパル
スが例えば“Ｈ”（ハイレベル）のときに、上記搬送色
信号のレベルすなわちバースト振幅値を検出する。
【０００４】次に、当該ＡＣＣ回路では、上記レベル検
出回路２５からのレベル検出出力とリファレンスとの差
を積分することでループのゲインを決める。すなわち、
このＡＣＣ回路において、上記レベル検出回路２５から
出力されるレベル検出出力は、レベル基準値発生回路２
８からの所定のレベル基準値（リファレンス）が減算信
号として供給されている加算器２６に加算信号として送
られる。当該加算器２６からは上記レベル基準値と上記
レベル検出出力との差分が得られ、この差分出力が積分
器２７に送られる。この積分器２７で積分された積分出
力は、上記乗算器２３に乗算係数として送られる。当該
乗算器２３では、上記入力端子２１からの搬送色信号に
上記積分器２７からの乗算係数が乗算される。この乗算
器２３からの乗算信号がＡＣＣ出力として出力端子２４
から出力され、後段のデコーダに送られる。
出回路２５からのレベル検出出力とリファレンスとの差
を積分することでループのゲインを決める。すなわち、
このＡＣＣ回路において、上記レベル検出回路２５から
出力されるレベル検出出力は、レベル基準値発生回路２
８からの所定のレベル基準値（リファレンス）が減算信
号として供給されている加算器２６に加算信号として送
られる。当該加算器２６からは上記レベル基準値と上記
レベル検出出力との差分が得られ、この差分出力が積分
器２７に送られる。この積分器２７で積分された積分出
力は、上記乗算器２３に乗算係数として送られる。当該
乗算器２３では、上記入力端子２１からの搬送色信号に
上記積分器２７からの乗算係数が乗算される。この乗算
器２３からの乗算信号がＡＣＣ出力として出力端子２４
から出力され、後段のデコーダに送られる。
【０００５】ここで、上記バーストゲートパルスは、具
体的には以下に述べるようにして生成されるものであ
る。すなわち、例えば、上記偏向系内に設けられている
シンクセパレータにより、図６に示すようなコンポジッ
トビデオ信号から水平同期信号ＨSYを抜き出し、更に、
図７に示すように、当該水平同期信号ＨSYを微分し、こ
の微分波形の立ち上がりの部分をあるしきい値ＶTHにて
切断することで、バースト区間に対応するパルスである
上記バーストゲートパルスが生成されている。
体的には以下に述べるようにして生成されるものであ
る。すなわち、例えば、上記偏向系内に設けられている
シンクセパレータにより、図６に示すようなコンポジッ
トビデオ信号から水平同期信号ＨSYを抜き出し、更に、
図７に示すように、当該水平同期信号ＨSYを微分し、こ
の微分波形の立ち上がりの部分をあるしきい値ＶTHにて
切断することで、バースト区間に対応するパルスである
上記バーストゲートパルスが生成されている。
【０００６】
【発明が解決しようとする課題】ところで、上記図５に
示したレベル検出回路２５においては、上記搬送色信号
のバースト振幅値を求めるために、平方根を求める構成
が設けられている。この平方根を求める従来の構成とし
ては、例えばＲＯＭ（リードオンリメモリ）を用いた構
成が存在する。
示したレベル検出回路２５においては、上記搬送色信号
のバースト振幅値を求めるために、平方根を求める構成
が設けられている。この平方根を求める従来の構成とし
ては、例えばＲＯＭ（リードオンリメモリ）を用いた構
成が存在する。
【０００７】ところが、このＲＯＭを用いて平方根を求
める構成において、例えば、平方根の精度が要求される
ような場合には、当該ＲＯＭのアドレスのビット数や当
該ＲＯＭにストアされるデータのビット数がともに大き
くなってしまうので、大容量のＲＯＭが必要となり、回
路構成が大規模化して好ましくない。
める構成において、例えば、平方根の精度が要求される
ような場合には、当該ＲＯＭのアドレスのビット数や当
該ＲＯＭにストアされるデータのビット数がともに大き
くなってしまうので、大容量のＲＯＭが必要となり、回
路構成が大規模化して好ましくない。
【０００８】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、小さい回路規模で平方根を
求めてレベル検出を行うことができるレベル検出回路を
提供することを目的とするものである。
みて提案されたものであり、小さい回路規模で平方根を
求めてレベル検出を行うことができるレベル検出回路を
提供することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明のレベル検出回路
は、上述の目的を達成するために提案されたものであ
り、入力信号のレベルの平方値を算出する第一の平方値
算出手段と、所定のクロックをカウントするカウント手
段と、上記カウント手段のカウント値の平方値を算出す
る第二の平方値算出手段と、上記第二の平方値算出手段
の出力が上記第一の平方値算出手段の出力を越えたとき
に上記入力信号のレベルを上記カウント手段のカウント
値として出力するレベル判定手段とを有してなるもので
ある。
は、上述の目的を達成するために提案されたものであ
り、入力信号のレベルの平方値を算出する第一の平方値
算出手段と、所定のクロックをカウントするカウント手
段と、上記カウント手段のカウント値の平方値を算出す
る第二の平方値算出手段と、上記第二の平方値算出手段
の出力が上記第一の平方値算出手段の出力を越えたとき
に上記入力信号のレベルを上記カウント手段のカウント
値として出力するレベル判定手段とを有してなるもので
ある。
【００１０】また、本発明のレベル検出回路は、入力信
号のレベルの平方値を算出する第一の平方値算出手段
と、所定のクロックをカウントするカウント手段と、上
記カウント手段の連続する二つのカウント値の平方値の
和の二分の一の値を算出する第二の平方値算出手段と、
上記第２の平方値算出手段の出力が上記第一の平方値算
出手段の出力を越えたときに上記入力信号のレベルを上
記カウント手段のカウント値として出力するレベル判定
手段とを有してなるものでもある。
号のレベルの平方値を算出する第一の平方値算出手段
と、所定のクロックをカウントするカウント手段と、上
記カウント手段の連続する二つのカウント値の平方値の
和の二分の一の値を算出する第二の平方値算出手段と、
上記第２の平方値算出手段の出力が上記第一の平方値算
出手段の出力を越えたときに上記入力信号のレベルを上
記カウント手段のカウント値として出力するレベル判定
手段とを有してなるものでもある。
【００１１】さらに、本発明のレベル検出回路は、周波
数４ｆscのサンプリングクロックでサンプリングされた
周波数ｆscのバースト信号の連続する二つのデータの平
方値の和を算出する第一の平方値算出手段と、上記バー
スト信号に対応するバーストゲートパルス期間内の上記
第一の平方値算出手段の出力の最大値をホールドする最
大値ホールド手段と、上記サンプリングクロックをカウ
ントし上記バーストゲートパルスによりリセットされる
カウント手段と、上記バーストゲートパルス期間外に上
記カウント手段の連続する二つのカウント値の平方値の
和の二分の一の値を算出する第二の平方値算出手段と、
上記第二の平方値算出手段の出力が上記最大値ホールド
手段の出力にり大となったとき上記連続する二つのカウ
ント値のうちの始めのカウント値を上記バースト信号の
レベルの近似値として出力するレベル判定手段とを有し
てなるものでもある。
数４ｆscのサンプリングクロックでサンプリングされた
周波数ｆscのバースト信号の連続する二つのデータの平
方値の和を算出する第一の平方値算出手段と、上記バー
スト信号に対応するバーストゲートパルス期間内の上記
第一の平方値算出手段の出力の最大値をホールドする最
大値ホールド手段と、上記サンプリングクロックをカウ
ントし上記バーストゲートパルスによりリセットされる
カウント手段と、上記バーストゲートパルス期間外に上
記カウント手段の連続する二つのカウント値の平方値の
和の二分の一の値を算出する第二の平方値算出手段と、
上記第二の平方値算出手段の出力が上記最大値ホールド
手段の出力にり大となったとき上記連続する二つのカウ
ント値のうちの始めのカウント値を上記バースト信号の
レベルの近似値として出力するレベル判定手段とを有し
てなるものでもある。
【００１２】
【作用】本発明によれば、入力信号のレベルの平方値と
カウント手段のカウント値の平方値とを比較し、カウン
ト値の平方値が入力信号のレベルの平方値を越えたとき
に、このカウント値の平方根を入力信号のレベルの平方
根の近似値としている。
カウント手段のカウント値の平方値とを比較し、カウン
ト値の平方値が入力信号のレベルの平方値を越えたとき
に、このカウント値の平方根を入力信号のレベルの平方
根の近似値としている。
【００１３】
【実施例】以下、本発明のレベル検出回路の実施例につ
いて図面を参照しながら説明する。なお、本実施例のレ
ベル検出回路は、例えば前述したようなＡＣＣ回路のレ
ベル検出回路に適用されるものである。
いて図面を参照しながら説明する。なお、本実施例のレ
ベル検出回路は、例えば前述したようなＡＣＣ回路のレ
ベル検出回路に適用されるものである。
【００１４】本発明実施例のレベル検出回路は、入力信
号のレベルの平方値を算出する第一の平方値算出手段
と、所定のクロックをカウントするカウント手段と、上
記カウント手段のカウント値の平方値を算出する第二の
平方値算出手段と、上記カウント手段のカウント値の平
方値を算出する第二の平方値算出手段と、上記第二の平
方値算出手段の出力が上記第一の平方値算出手段の出力
を越えたときに上記入力信号のレベルを上記カウント手
段のカウント値として出力するレベル判定手段とを有し
てなるものである。
号のレベルの平方値を算出する第一の平方値算出手段
と、所定のクロックをカウントするカウント手段と、上
記カウント手段のカウント値の平方値を算出する第二の
平方値算出手段と、上記カウント手段のカウント値の平
方値を算出する第二の平方値算出手段と、上記第二の平
方値算出手段の出力が上記第一の平方値算出手段の出力
を越えたときに上記入力信号のレベルを上記カウント手
段のカウント値として出力するレベル判定手段とを有し
てなるものである。
【００１５】すなわち、本発明実施例のレベル検出回路
は、上記第一の平方値算出手段と、上記カウント手段
と、上記カウント手段からの連続する二つのカウント値
の平方値の和の二分の一の値を算出する第二の平方値算
出手段と、上記第２の平方値算出手段の出力が上記第一
の平方値算出手段の出力を越えたときに上記入力信号の
レベルを上記カウント手段のカウント値として出力する
レベル判定手段とを有してなるものである。
は、上記第一の平方値算出手段と、上記カウント手段
と、上記カウント手段からの連続する二つのカウント値
の平方値の和の二分の一の値を算出する第二の平方値算
出手段と、上記第２の平方値算出手段の出力が上記第一
の平方値算出手段の出力を越えたときに上記入力信号の
レベルを上記カウント手段のカウント値として出力する
レベル判定手段とを有してなるものである。
【００１６】より具体的に言うと、本発明実施例のレベ
ル検出回路は、図１に示すように、周波数４ｆscのサン
プリングクロックでサンプリングされた周波数ｆscのバ
ースト信号の連続する二つのデータの平方値の和を算出
する第一の平方値算出手段としての乗算器２，加算器３
と、バーストゲートパルス期間内の上記第一の平方値算
出手段の出力の最大値をホールドする上記最大値ホール
ド回路４と、上記サンプリングクロックをカウントし上
記バーストゲートパルスによりリセットされる上記カウ
ンタ５と、上記バーストゲートパルス期間外に上記カウ
ンタ５の連続する二つのカウント値の平方値の和の二分
の一の値を算出する第二の平方値算出手段としての上記
乗算器２，加算器３，１／２演算回路８と、上記第二の
平方値算出手段の出力が上記最大値ホールド回路４の出
力より大となったとき上記連続する二つのカウント値の
うちの始めのカウント値を上記バースト信号のレベルの
近似値（平方根の近似値）として出力するレベル判定手
段としての上記ディレイ回路６，ラッチ回路７，比較器
９とを有してなるものである。
ル検出回路は、図１に示すように、周波数４ｆscのサン
プリングクロックでサンプリングされた周波数ｆscのバ
ースト信号の連続する二つのデータの平方値の和を算出
する第一の平方値算出手段としての乗算器２，加算器３
と、バーストゲートパルス期間内の上記第一の平方値算
出手段の出力の最大値をホールドする上記最大値ホール
ド回路４と、上記サンプリングクロックをカウントし上
記バーストゲートパルスによりリセットされる上記カウ
ンタ５と、上記バーストゲートパルス期間外に上記カウ
ンタ５の連続する二つのカウント値の平方値の和の二分
の一の値を算出する第二の平方値算出手段としての上記
乗算器２，加算器３，１／２演算回路８と、上記第二の
平方値算出手段の出力が上記最大値ホールド回路４の出
力より大となったとき上記連続する二つのカウント値の
うちの始めのカウント値を上記バースト信号のレベルの
近似値（平方根の近似値）として出力するレベル判定手
段としての上記ディレイ回路６，ラッチ回路７，比較器
９とを有してなるものである。
【００１７】この図１において、入力端子１に供給され
た前記図５の乗算器２３の出力信号（ＡＣＣ出力信号）
は、端子１３から供給される周波数４ｆscのサンプリン
グクロックに基づいて動作する８ビットのＡ／Ｄ（アナ
ログ／ディジタル）コンバータ１０を介し、セレクタ１
１の被切換端子ａに送られる。このセレクタ１１は、端
子１４に供給される上記バーストゲートパルスに応じて
切換制御がなされるものであって、例えば上記バースト
ゲートパルスが“Ｈ”の時に上記被切換端子ａ側が選ば
れ、バーストゲートパルスが“Ｌ”の時に被切換端子ｂ
側が選ばれるものである。
た前記図５の乗算器２３の出力信号（ＡＣＣ出力信号）
は、端子１３から供給される周波数４ｆscのサンプリン
グクロックに基づいて動作する８ビットのＡ／Ｄ（アナ
ログ／ディジタル）コンバータ１０を介し、セレクタ１
１の被切換端子ａに送られる。このセレクタ１１は、端
子１４に供給される上記バーストゲートパルスに応じて
切換制御がなされるものであって、例えば上記バースト
ゲートパルスが“Ｈ”の時に上記被切換端子ａ側が選ば
れ、バーストゲートパルスが“Ｌ”の時に被切換端子ｂ
側が選ばれるものである。
【００１８】上記バーストゲートパルスが例えば“Ｈ”
となり上記セレクタ１１が上記被切換端子ａ側に切り換
えられると、上記サンプリングされたＡＣＣ出力データ
は、このセレクタ１１を介して上記乗算器２に送られ
る。当該乗算器２では、供給されたＡＣＣ出力データを
二乗演算して平方値を求め、その出力（平方値）を加算
器３に送る。また、この加算器３には、１クロック分の
遅延を行うディレイ（Ｚ -1）回路１２を介した上記乗算
器２の出力も供給されるようになされている。したがっ
て、この加算器３では、連続する二つのＡＣＣ出力デー
タの平方値の和が求められる。
となり上記セレクタ１１が上記被切換端子ａ側に切り換
えられると、上記サンプリングされたＡＣＣ出力データ
は、このセレクタ１１を介して上記乗算器２に送られ
る。当該乗算器２では、供給されたＡＣＣ出力データを
二乗演算して平方値を求め、その出力（平方値）を加算
器３に送る。また、この加算器３には、１クロック分の
遅延を行うディレイ（Ｚ -1）回路１２を介した上記乗算
器２の出力も供給されるようになされている。したがっ
て、この加算器３では、連続する二つのＡＣＣ出力デー
タの平方値の和が求められる。
【００１９】すなわち、本実施例において、上述のよう
に、上記バースト信号の周波数を上記周波数ｆscとし、
上記サンプリングクロックの周波数を上記周波数４ｆsc
とすると、図２に示すように隣接データ間の位相差（サ
ンプリングされたデータ間の位相差）は９０°になる。
したがって、上記バースト信号の振幅を例えばＡとし、
この区間での任意のデータを例えばＡ cosθとすると、
１クロック前のデータはＡ sinθとなる。言い換える
と、上記バースト信号の振幅をＡとし、基準サンプリン
グデータをＡ sinθとすると、次のサンプリングデータ
は、式(1) に示すように、 Ａsin(θ＋９０°）＝Ａ cosθ ・・・・(1) となる。これら各々を上記乗算器２で二乗した後、上記
加算器３で当該任意のデータの二乗データとその１クロ
ック前のデータの二乗データとの両者を足し合わせる
と、式(2) に示すように、 （Ａ cosθ）2 ＋（Ａ sinθ）2 ＝Ａ2 ・・・・(2) となり、これにより、上記連続する二つのＡＣＣ出力デ
ータの平方値の和すなわちバーストレベルの平方値が得
られる。
に、上記バースト信号の周波数を上記周波数ｆscとし、
上記サンプリングクロックの周波数を上記周波数４ｆsc
とすると、図２に示すように隣接データ間の位相差（サ
ンプリングされたデータ間の位相差）は９０°になる。
したがって、上記バースト信号の振幅を例えばＡとし、
この区間での任意のデータを例えばＡ cosθとすると、
１クロック前のデータはＡ sinθとなる。言い換える
と、上記バースト信号の振幅をＡとし、基準サンプリン
グデータをＡ sinθとすると、次のサンプリングデータ
は、式(1) に示すように、 Ａsin(θ＋９０°）＝Ａ cosθ ・・・・(1) となる。これら各々を上記乗算器２で二乗した後、上記
加算器３で当該任意のデータの二乗データとその１クロ
ック前のデータの二乗データとの両者を足し合わせる
と、式(2) に示すように、 （Ａ cosθ）2 ＋（Ａ sinθ）2 ＝Ａ2 ・・・・(2) となり、これにより、上記連続する二つのＡＣＣ出力デ
ータの平方値の和すなわちバーストレベルの平方値が得
られる。
【００２０】上記加算器３からのバーストレベルの平方
値Ａ2 は、上記最大値ホールド回路４に送られる。当該
最大値ホールド回路４は、上記バーストゲートパルスに
基づいて動作するものであって、例えば上記バーストゲ
ートパルスが“Ｈ”の間に上記加算器３からの平方値Ａ
2 のうちの最大値Ａ2 max をホールドする。その後、上
記最大値ホールド回路４の出力（最大値Ａ2 max ）は比
較器９に送られるようになされる。
値Ａ2 は、上記最大値ホールド回路４に送られる。当該
最大値ホールド回路４は、上記バーストゲートパルスに
基づいて動作するものであって、例えば上記バーストゲ
ートパルスが“Ｈ”の間に上記加算器３からの平方値Ａ
2 のうちの最大値Ａ2 max をホールドする。その後、上
記最大値ホールド回路４の出力（最大値Ａ2 max ）は比
較器９に送られるようになされる。
【００２１】ここで、例えば、上記バーストゲートパル
スが“Ｌ”となると、これに応じて上記カウンタ５は、
上記サンプリングクロックをカウントして、そのカウン
ト値Ｃn を出力する。また、当該カウンタ５は、上記バ
ーストゲートパルスが“Ｈ”になったときにリセットさ
れるものである。
スが“Ｌ”となると、これに応じて上記カウンタ５は、
上記サンプリングクロックをカウントして、そのカウン
ト値Ｃn を出力する。また、当該カウンタ５は、上記バ
ーストゲートパルスが“Ｈ”になったときにリセットさ
れるものである。
【００２２】上記バーストゲートパルスが“Ｌ”となっ
て上記カウンタ５から出力された上記サンプリングクロ
ックのカウント値Ｃn は、ディレイ回路６へ送られると
共に、上記セレクタ１１の被切換端子ｂにも送られる。
このとき、上記バーストゲートパルスが“Ｌ”になると
上記セレクタ１１は被切換端子ｂ側が選ばれるので、上
記カウンタ５からのカウント値Ｃn は当該セレクタ１１
を介して上記乗算器２に送られる。
て上記カウンタ５から出力された上記サンプリングクロ
ックのカウント値Ｃn は、ディレイ回路６へ送られると
共に、上記セレクタ１１の被切換端子ｂにも送られる。
このとき、上記バーストゲートパルスが“Ｌ”になると
上記セレクタ１１は被切換端子ｂ側が選ばれるので、上
記カウンタ５からのカウント値Ｃn は当該セレクタ１１
を介して上記乗算器２に送られる。
【００２３】この乗算器２に送られたカウント値Ｃ
n は、当該乗算器２で二乗（Ｃn 2 ）された後、上記加
算器３とディレイ回路１２に送られる。この加算器３で
は、上記乗算器２の出力データＣn 2 と、上記ディレイ
回路１２からの１クロック前のカウント値の平方値Ｃ
n-1 2との加算が行われる。すなわち、この場合の加算器
３では、連続する二つのカウント値の平方値の和が求め
られる。この加算器３の出力データ（Ｃn 2 ＋Ｃn-1 2）
は、１／２演算回路８に送られる。なお、最大値ホール
ド回路４は、上記バーストゲートパルスが“Ｌ”となっ
ているため動作しない。
n は、当該乗算器２で二乗（Ｃn 2 ）された後、上記加
算器３とディレイ回路１２に送られる。この加算器３で
は、上記乗算器２の出力データＣn 2 と、上記ディレイ
回路１２からの１クロック前のカウント値の平方値Ｃ
n-1 2との加算が行われる。すなわち、この場合の加算器
３では、連続する二つのカウント値の平方値の和が求め
られる。この加算器３の出力データ（Ｃn 2 ＋Ｃn-1 2）
は、１／２演算回路８に送られる。なお、最大値ホール
ド回路４は、上記バーストゲートパルスが“Ｌ”となっ
ているため動作しない。
【００２４】上記１／２演算回路８では、上記加算器３
からの上記出力データ（Ｃn 2 ＋Ｃ n-1 2）の二分の一の
値（Ｃ2 ＝（Ｃn 2 ＋Ｃn-1 2）／２）を求める演算が行
われる。すなわち、この１／２演算回路８では、上記バ
ーストゲートパルス期間外に上記連続する二つのカウン
ト値の平方値の和の二分の一の値が求められる。この１
／２演算回路８の出力Ｃ2 が上記比較器９に送られる。
からの上記出力データ（Ｃn 2 ＋Ｃ n-1 2）の二分の一の
値（Ｃ2 ＝（Ｃn 2 ＋Ｃn-1 2）／２）を求める演算が行
われる。すなわち、この１／２演算回路８では、上記バ
ーストゲートパルス期間外に上記連続する二つのカウン
ト値の平方値の和の二分の一の値が求められる。この１
／２演算回路８の出力Ｃ2 が上記比較器９に送られる。
【００２５】当該比較器９では、上記最大値ホールド回
路４からの上記最大値Ａ2 max と上記１／２演算回路８
からの上記出力Ｃ2 との比較を随時行う。この比較器９
からは、上記１／２演算回路８からの上記出力Ｃ2 が上
記最大値ホールド回路４からの上記最大値Ａ2 max より
も大きくなった時点で、“Ｌ”（ローレベル）から
“Ｈ”（ハイレベル）に変わる信号が出力され、この出
力信号がラッチ回路７に送られる。
路４からの上記最大値Ａ2 max と上記１／２演算回路８
からの上記出力Ｃ2 との比較を随時行う。この比較器９
からは、上記１／２演算回路８からの上記出力Ｃ2 が上
記最大値ホールド回路４からの上記最大値Ａ2 max より
も大きくなった時点で、“Ｌ”（ローレベル）から
“Ｈ”（ハイレベル）に変わる信号が出力され、この出
力信号がラッチ回路７に送られる。
【００２６】このラッチ回路７には、１クロック分の遅
延を行う上記ディレイ回路６により遅延された上記カウ
ンタ５からのカウント値Ｃn-1 が供給されるようになっ
ている。このラッチ回路７では、上記比較器９の出力信
号（“Ｈ”）によって上記ディレイ回路６の出力Ｃn-1
がラッチされる。すなわち、上記バーストゲートパルス
が“Ｌ”になったときで、かつ上記カウンタ５のカウン
ト値の平方値Ｃ2 が上記最大値Ａ2 max よりも大きくな
ったときに、当該ラッチ回路７で上記カウンタ５からの
上記連続する二つのカウント値のうちの始めのカウント
値Ｃn-1 がホールドされることになる。このラッチ回路
７のデータは時間的に上記乗算器２での二乗演算が行わ
れる前の上記カウンタ５のカウント値であり、本実施例
では、当該カウント値Ｃn-1 を上記バーストレベルの平
方根√( Ａ2 max ) の近似値としている。上記ラッチ回
路７の出力が、本実施例のレベル検出回路のレベル検出
出力として出力端子１５から出力される。
延を行う上記ディレイ回路６により遅延された上記カウ
ンタ５からのカウント値Ｃn-1 が供給されるようになっ
ている。このラッチ回路７では、上記比較器９の出力信
号（“Ｈ”）によって上記ディレイ回路６の出力Ｃn-1
がラッチされる。すなわち、上記バーストゲートパルス
が“Ｌ”になったときで、かつ上記カウンタ５のカウン
ト値の平方値Ｃ2 が上記最大値Ａ2 max よりも大きくな
ったときに、当該ラッチ回路７で上記カウンタ５からの
上記連続する二つのカウント値のうちの始めのカウント
値Ｃn-1 がホールドされることになる。このラッチ回路
７のデータは時間的に上記乗算器２での二乗演算が行わ
れる前の上記カウンタ５のカウント値であり、本実施例
では、当該カウント値Ｃn-1 を上記バーストレベルの平
方根√( Ａ2 max ) の近似値としている。上記ラッチ回
路７の出力が、本実施例のレベル検出回路のレベル検出
出力として出力端子１５から出力される。
【００２７】なお、テレビジョン信号等の標準信号の場
合、上記バースト信号の周波数ｆscと水平同期信号の周
波数ｆH との間には、４ｆSC＝９１０ｆH の関係があ
る。すなわち、サンプリング周波数ｆS を例えばｆS ＝
４ｆSCとすると、水平同期信号間には９１０個のｆS ク
ロックがある。また、上記Ａ／Ｄコンバータ１０は８ビ
ットであるから、バースト信号のレベルを測定するため
には、８ビットのカウンタ５があれば充分である。ここ
で、本実施例において８ビットのカウンタ５を用いると
いうことは、２8 ＝２５６であるから、１／ｆH 区間で
２５６個のｆS クロックを数えれば、この間にバースト
レベルが測定できることになる。すなわち、図３のタイ
ミングチャートに示すように、カウンタ５のカウントア
ップ区間内にバーストのレベル検出が行われる。この図
３から、上記カウンタ５は、周波数４ｆSCのクロックを
カウントし、このカウント値をそのまま出力しているこ
とが判る。
合、上記バースト信号の周波数ｆscと水平同期信号の周
波数ｆH との間には、４ｆSC＝９１０ｆH の関係があ
る。すなわち、サンプリング周波数ｆS を例えばｆS ＝
４ｆSCとすると、水平同期信号間には９１０個のｆS ク
ロックがある。また、上記Ａ／Ｄコンバータ１０は８ビ
ットであるから、バースト信号のレベルを測定するため
には、８ビットのカウンタ５があれば充分である。ここ
で、本実施例において８ビットのカウンタ５を用いると
いうことは、２8 ＝２５６であるから、１／ｆH 区間で
２５６個のｆS クロックを数えれば、この間にバースト
レベルが測定できることになる。すなわち、図３のタイ
ミングチャートに示すように、カウンタ５のカウントア
ップ区間内にバーストのレベル検出が行われる。この図
３から、上記カウンタ５は、周波数４ｆSCのクロックを
カウントし、このカウント値をそのまま出力しているこ
とが判る。
【００２８】また、本実施例において、上記カウンタ５
のカウント値を平方して、上記比較器９により上記最大
値Ａ2 max と比較する際に、上記１／２演算回路８にお
いて上述したように、Ｃ2 ＝（Ｃn 2 ＋Ｃn-1 2）／２の
演算を行うようにしていることについて、ＡＣＣのレベ
ル検出のレベルチャートを示す図４を用いて以下に説明
する。
のカウント値を平方して、上記比較器９により上記最大
値Ａ2 max と比較する際に、上記１／２演算回路８にお
いて上述したように、Ｃ2 ＝（Ｃn 2 ＋Ｃn-1 2）／２の
演算を行うようにしていることについて、ＡＣＣのレベ
ル検出のレベルチャートを示す図４を用いて以下に説明
する。
【００２９】先ず、図４の(a) に示すように、上記最大
値Ａ2 max の値と上記カウンタ５におけるｎ番目のカウ
ント値の平方値Ｃn 2 とを直接比較して、上記√( Ａ2
max) の近似解を得る場合において、最大値Ａ2 max の
値が時刻Ｔ1 の時にはＣn ＝Ａとなったときにカウンタ
５のカウント値がホールドされるので、√( Ａ2 max)
≒Ａ−１となる。これは、上記最大値Ａ2 max の値が時
刻Ｔ2 の時でも同様である。
値Ａ2 max の値と上記カウンタ５におけるｎ番目のカウ
ント値の平方値Ｃn 2 とを直接比較して、上記√( Ａ2
max) の近似解を得る場合において、最大値Ａ2 max の
値が時刻Ｔ1 の時にはＣn ＝Ａとなったときにカウンタ
５のカウント値がホールドされるので、√( Ａ2 max)
≒Ａ−１となる。これは、上記最大値Ａ2 max の値が時
刻Ｔ2 の時でも同様である。
【００３０】一方、カウンタ５のカウント値の平方値Ｃ
n 2 とＣn-1 2との加算平均（Ｃ2 ）と上記最大値Ａ2
max の値とを比較した場合において、上記最大値Ａ2
max の値が時刻Ｔ1 の時にはＣn ＝Ａ＋１となったとき
にカウンタ５のカウント値がホールドされるので、√(
Ａ2 max ) ≒Ａとなり、また、上記時刻Ｔ2 の時には、
Ｃ n ＝Ａとなったときに上記カウンタ５のカウント値が
ホールドされるので、√(Ａ2 max ) ≒Ａ−１となる。
n 2 とＣn-1 2との加算平均（Ｃ2 ）と上記最大値Ａ2
max の値とを比較した場合において、上記最大値Ａ2
max の値が時刻Ｔ1 の時にはＣn ＝Ａ＋１となったとき
にカウンタ５のカウント値がホールドされるので、√(
Ａ2 max ) ≒Ａとなり、また、上記時刻Ｔ2 の時には、
Ｃ n ＝Ａとなったときに上記カウンタ５のカウント値が
ホールドされるので、√(Ａ2 max ) ≒Ａ−１となる。
【００３１】この図４を見て明らかなように、時刻Ｔ1
の時の√( Ａ2 max ) はＡに、時刻Ｔ2 の時の√( Ａ2
max ) はＡ−１にそれぞれ近いので、図４の(b) に示す
Ｃ2＝（Ｃn 2 ＋Ｃn-1 2）／２の演算を行う場合の方
が、√( Ａ2 max ) の精度が高くなることが判る。
の時の√( Ａ2 max ) はＡに、時刻Ｔ2 の時の√( Ａ2
max ) はＡ−１にそれぞれ近いので、図４の(b) に示す
Ｃ2＝（Ｃn 2 ＋Ｃn-1 2）／２の演算を行う場合の方
が、√( Ａ2 max ) の精度が高くなることが判る。
【００３２】上述したように、本実施例のレベル検出回
路においては、カウンタ５を用いて平方値計算を行い、
この値の平方値と平方根を求める値とを比較して、カウ
ンタ５の値を平方根とすることにより、平方根を求める
回路規模を小さくすることができ、この小規模回路でレ
ベル検出が可能となっている。
路においては、カウンタ５を用いて平方値計算を行い、
この値の平方値と平方根を求める値とを比較して、カウ
ンタ５の値を平方根とすることにより、平方根を求める
回路規模を小さくすることができ、この小規模回路でレ
ベル検出が可能となっている。
【００３３】
【発明の効果】以上の説明からも明らかなように、本発
明のレベル検出回路によれば、入力信号のレベルの平方
値を算出する第一の平方値算出手段と、所定のクロック
をカウントするカウント手段と、カウント手段のカウン
ト値の平方値を算出する第二の平方値算出手段と、第二
の平方値算出手段の出力が第一の平方値算出手段の出力
を越えたときに入力信号のレベルをカウント手段のカウ
ント値として出力するレベル判定手段とを有してなるこ
とにより、小さい回路規模で平方根を求めてレベル検出
を行うことが可能となる。
明のレベル検出回路によれば、入力信号のレベルの平方
値を算出する第一の平方値算出手段と、所定のクロック
をカウントするカウント手段と、カウント手段のカウン
ト値の平方値を算出する第二の平方値算出手段と、第二
の平方値算出手段の出力が第一の平方値算出手段の出力
を越えたときに入力信号のレベルをカウント手段のカウ
ント値として出力するレベル判定手段とを有してなるこ
とにより、小さい回路規模で平方根を求めてレベル検出
を行うことが可能となる。
【図１】本発明実施例のレベル検出回路の概略構成を示
すブロック回路図である。
すブロック回路図である。
【図２】バースト信号のサンプリングの様子を説明する
ための波形図である。
ための波形図である。
【図３】カウンタのタイミングチャートである。
【図４】ＡＣＣ出力のレベル検出を説明するための図で
ある。
ある。
【図５】ＡＣＣ回路の概略構成を示すブロック回路図で
ある。
ある。
【図６】コンポジットビデオ信号とバーストゲートパル
スを示す図である。
スを示す図である。
【図７】バーストゲートパルスの生成方法を説明するた
めの波形図である。
めの波形図である。
２・・・・・・乗算器 ３・・・・・・加算器 ４・・・・・・最大値ホールド回路 ５・・・・・・カウンタ ６，１２・・・ディレイ回路 ７・・・・・・ラッチ回路 ８・・・・・・１／２演算回路 ９・・・・・・比較器 １０・・・・・Ａ／Ｄコンバータ １１・・・・・セレクタ
Claims (3)
- 【請求項１】 入力信号のレベルの平方値を算出する第
一の平方値算出手段と、 所定のクロックをカウントするカウント手段と、 上記カウント手段のカウント値の平方値を算出する第二
の平方値算出手段と、 上記第二の平方値算出手段の出力が上記第一の平方値算
出手段の出力を越えたときに、上記入力信号のレベルを
上記カウント手段のカウント値として出力するレベル判
定手段とを有することを特徴とするレベル検出回路。 - 【請求項２】 入力信号のレベルの平方値を算出する第
一の平方値算出手段と、 所定のクロックをカウントするカウント手段と、 上記カウント手段の連続する二つのカウント値の平方値
の和の二分の一の値を算出する第二の平方値算出手段
と、 上記第２の平方値算出手段の出力が上記第一の平方値算
出手段の出力を越えたときに、上記入力信号のレベルを
上記カウント手段のカウント値として出力するレベル判
定手段とを有することを特徴とするレベル検出回路。 - 【請求項３】 周波数４ｆscのサンプリングクロックで
サンプリングされた周波数ｆscのバースト信号の連続す
る二つのデータの平方値の和を算出する第一の平方値算
出手段と、 バーストゲートパルス期間内の上記第一の平方値算出手
段の出力の最大値をホールドする最大値ホールド手段
と、 上記サンプリングクロックをカウントし、上記バースト
ゲートパルスによりリセットされるカウント手段と、 上記バーストゲートパルス期間外に、上記カウント手段
の連続する二つのカウント値の平方値の和の二分の一の
値を算出する第二の平方値算出手段と、 上記第二の平方値算出手段の出力が上記最大値ホールド
手段の出力より大となったとき、上記連続する二つのカ
ウント値のうちの始めのカウント値を上記バースト信号
のレベルとして出力するレベル判定手段とを有すること
を特徴とするレベル検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144347A JPH05336534A (ja) | 1992-06-04 | 1992-06-04 | レベル検出回路 |
| US08/065,155 US5392074A (en) | 1992-06-04 | 1993-05-21 | Level detection circuit and ACC circuit employing the level detection circuit |
| KR1019930009109A KR940001744A (ko) | 1992-06-04 | 1993-05-25 | 레벨검출회로 및 자동색포화도 조정회로 |
| DE69310437T DE69310437T2 (de) | 1992-06-04 | 1993-06-03 | Schaltung zur Pegeldetektion und Schaltung zur automatischen Farbregelung |
| EP93304318A EP0573295B1 (en) | 1992-06-04 | 1993-06-03 | Level detection circuit and automatic color control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144347A JPH05336534A (ja) | 1992-06-04 | 1992-06-04 | レベル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05336534A true JPH05336534A (ja) | 1993-12-17 |
Family
ID=15359995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144347A Withdrawn JPH05336534A (ja) | 1992-06-04 | 1992-06-04 | レベル検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5392074A (ja) |
| EP (1) | EP0573295B1 (ja) |
| JP (1) | JPH05336534A (ja) |
| KR (1) | KR940001744A (ja) |
| DE (1) | DE69310437T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06327028A (ja) * | 1993-03-17 | 1994-11-25 | Sanyo Electric Co Ltd | カラーバースト信号を利用する調整回路 |
| JP2000333197A (ja) * | 1999-05-21 | 2000-11-30 | Matsushita Electric Ind Co Ltd | セカムａｃｃ回路 |
| US6748038B1 (en) * | 1999-10-08 | 2004-06-08 | Stmicroelectronics, Inc. | Method and circuit for determining signal amplitude |
| US6392713B1 (en) | 2000-03-06 | 2002-05-21 | Media 100 Inc. | Digital processing amplifier |
| US6947099B2 (en) * | 2000-12-21 | 2005-09-20 | Thomson Licensing | Automatic chroma control circuit with controlled saturation reduction |
| DE10303347B4 (de) * | 2003-01-29 | 2010-04-29 | Eads Deutschland Gmbh | Verfahren und Schaltung zur Wandlung eines analogen Istsignals in ein digitales Sollsignal |
| JP4956140B2 (ja) * | 2006-10-30 | 2012-06-20 | 株式会社東芝 | オートカラーコントロール回路 |
| US8487796B2 (en) * | 2010-02-23 | 2013-07-16 | William Marsh Rice University | Method and apparatus for automatic gain control for nonzero saturation rates |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52128014A (en) * | 1976-04-20 | 1977-10-27 | Sony Corp | Color signal transmission circuit |
| DE3015932A1 (de) * | 1980-04-25 | 1981-10-29 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur steuerung eines digitalen farbfernsehsignals und schaltungsanordnung zur durchfuehrung des verfahrens |
| DE3123038A1 (de) * | 1981-06-10 | 1982-12-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur regelung des digitalen chrominanzssignales eines farbfernsehempfaengers |
| DE3136216A1 (de) * | 1981-09-12 | 1983-03-31 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum regeln der amplitude des farbsignals |
| EP0095543B1 (de) * | 1982-05-27 | 1985-09-25 | Deutsche ITT Industries GmbH | Integrierte digitale Chrominanzkanal-Schaltung mit Verstärkungsregelung |
| US4673970A (en) * | 1984-06-08 | 1987-06-16 | Matsushita Electric Industrial Co., Ltd. | Chrominance signal processing system |
| DE3438564A1 (de) * | 1984-10-20 | 1986-04-30 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Abtastregelkreis |
| US4635103A (en) * | 1984-12-03 | 1987-01-06 | Rca Corporation | Phase locked loop system incorporating automatic gain control |
| JPH0657066B2 (ja) * | 1984-12-20 | 1994-07-27 | キヤノン株式会社 | カラ−調整装置 |
-
1992
- 1992-06-04 JP JP4144347A patent/JPH05336534A/ja not_active Withdrawn
-
1993
- 1993-05-21 US US08/065,155 patent/US5392074A/en not_active Expired - Fee Related
- 1993-05-25 KR KR1019930009109A patent/KR940001744A/ko not_active Withdrawn
- 1993-06-03 EP EP93304318A patent/EP0573295B1/en not_active Expired - Lifetime
- 1993-06-03 DE DE69310437T patent/DE69310437T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69310437D1 (de) | 1997-06-12 |
| US5392074A (en) | 1995-02-21 |
| EP0573295B1 (en) | 1997-05-07 |
| KR940001744A (ko) | 1994-01-11 |
| EP0573295A2 (en) | 1993-12-08 |
| EP0573295A3 (en) | 1993-12-22 |
| DE69310437T2 (de) | 1997-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |