JPH05341012A - 検査系列生成方法 - Google Patents

Abstract

(57)【要約】 【目的】 検査系列生成において、信号の切り替えのタ
イミングを原因とするハザードが発生しないテスト生成
方法を提供することを目的とする。 【構成】 RTP法を用いたテスト生成において、時刻ｔ
において記憶素子のクロックピンに接続する信号線に状
態が割り当てられたときに、その信号線にフラグを設定
し、更にフラグが設定された信号線については、フラグ
が外部入力信号線または記憶素子の出力信号線に到達す
るまで、（表２）〜（表４）に示す（１）〜（１２）の
ルールに従い再帰的に、フラグの設定と時刻ｔおよび時
刻ｔ−１の状態の指定を行う。 【効果】 記憶素子のクロック信号にハザードが発生し
ないような系列を生成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル回路の検査
系列生成方法に関するものである。

【０００２】

【従来の技術】従来の論理回路の検査系列生成方法は、
コンピュータ サイエンス プレス(COMPUTER SCIENCE
PRESS) 発行の「ディジタル システムズ テスティン
グ アンド テスタブル デザイン(DIGITAL SYSTEMS T
ESTING AND TESTABLE DESIGN)」のChapter6の「テステ
ィング フォー シングル スタック フォールツ(TES
TING FOR SINGLE STUCK FAULTS)」、およびその参考文
献に記載されている。

【０００３】従来の、時刻を遡りながら行う検査系列生
成方法では、タイムフレーム内には遅延を考慮しないた
め、クロックピンに与える信号を生成する際にハザード
が発生する場合があった。例えば図４に示す回路の信号
線１０１が、時刻ｔおよび時刻ｔ−１ともに状態０であ
ることが必要とする。ここで、信号線１０１は記憶素子
であるところのフリップフロップのクロックピンに接続
している。このとき、従来の検査系列生成法では信号線
１０２、１０３に（表１）のような状態の割り当てが行
われる可能性がある。

【０００４】

【表１】

【０００５】

【発明が解決しようとする課題】しかしながら、遅延の
ある実際の回路では、遅延等を原因とする信号の切り替
えのタイミングにより、図５のタイミングチャートの１
０４に示すようなハザードが発生する可能性があるとい
う問題点を有していた。

【０００６】本発明は、かかる点に鑑み、タイムフレー
ムを時刻の大きいものから小さいものへ順次処理してい
く検査系列生成において、信号の切り替えのタイミング
を原因とするハザードが発生しないテスト生成方法を提
供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、これらの問題
点を解決するために，タイムフレームを時刻の大きいも
のから小さいものへ順次処理していく検査系列生成にお
いて、時刻ｔにおいて記憶素子のクロックピンに接続す
る信号線に状態が割り当てられたときに、その信号線に
フラグを設定し、更にフラグが設定された信号線につい
ては、フラグが外部入力信号線または記憶素子の出力信
号線に到達するまで、（表２）〜（表４）に示す（１）
〜（１２）のルールに従い、再帰的にフラグの設定と時
刻ｔおよび時刻ｔ−１の状態の指定を行う検査系列生成
方法である。

【０００８】

【表２】

【０００９】

【表３】

【００１０】

【表４】

【００１１】

【作用】本発明でフラグが設定された信号線には時刻ｔ
においてハザードがないと仮定すると、上述の方法によ
り、次の（１）〜（１２）が成立する。 （１）フラグが設定された信号線がＡＮＤ素子の出力で
かつ時刻ｔにおける状態が１の時はＡＮＤ素子の入力信
号線全てにフラグの設定と時刻ｔの状態として状態１の
割り当てを行うために、ＡＮＤ素子の入力全てがハザー
ドの無い１から構成されることから、時刻ｔにおいて出
力にハザードは発生しない。 （２）フラグが設定された信号線がＮＯＲ素子の出力で
かつ時刻ｔにおける状態が１の時はＮＯＲ素子の入力信
号線全てにフラグの設定と時刻ｔの状態として状態０の
割り当てを行うために、ＮＯＲ素子の入力全てがハザー
ドの無い０から構成されることから、時刻ｔにおいて出
力にハザードは発生しない。 （３）フラグが設定された信号線がＯＲ素子の出力でか
つ時刻ｔにおける状態が１の時は次の（3a）,（3b）何
れかの作用により、時刻ｔにおいて出力にハザードは発
生しない。

【００１２】（3a）ＯＲ素子の入力信号線の何れか１つ
にフラグの設定と時刻ｔの状態および時刻ｔ−１の状態
として１の割り当てを行うために、時刻ｔ−１において
既にＯＲ素子の出力の状態を１に確定させている入力信
号線が、時刻ｔにおいてハザードが無くかつ１であるこ
とから、時刻ｔにおいて出力にハザードは発生しない。

【００１３】（3b）ＯＲ素子の全ての入力信号線にフラ
グを設定しかつＯＲ素子の入力信号線の少なくとも１つ
に時刻ｔの状態として１を割り当てるとともに残りの入
力信号線に時刻ｔの状態として０を割り当て更にＯＲ素
子の全ての入力信号線に時刻ｔ−１の状態として０の割
り当てを行うために、時刻ｔ−１において０であったＯ
Ｒ素子の出力が、時刻ｔにおいてハザード無く１に変化
する入力信号線の影響により、１に変化する。更にこの
時、０のままで変化しない入力信号線にもハザードが無
いことから、時刻ｔにおいてＯＲ素子の出力にハザード
は発生しない。 （４）フラグが設定された信号線がＮＡＮＤ素子の出力
でかつ時刻ｔにおける状態が１の時は次の（4a）,（4
b）何れかの作用により、時刻ｔにおいて出力にハザー
ドは発生しない。

【００１４】（4a）ＮＡＮＤ素子の入力信号線の何れか
１つにフラグの設定と時刻ｔの状態および時刻ｔ−１の
状態として０の割り当てを行うために、時刻ｔ−１にお
いて既にＮＡＮＤ素子の出力の状態を１に確定させてい
る入力信号線が、時刻ｔにおいてハザードが無くかつ０
であることから、時刻ｔにおいて出力にハザードは発生
しない。

【００１５】（4b）ＮＡＮＤ素子の全ての入力信号線に
フラグを設定しかつＮＡＮＤ素子の入力信号線の少なく
とも１つに時刻ｔの状態として０を割り当てるとともに
残りの入力信号線に時刻ｔの状態として１を割り当て更
にＮＡＮＤ素子の全ての入力信号線に時刻ｔ−１の状態
として１の割り当てを行うために、時刻ｔ−１において
０であったＮＡＮＤ素子の出力が、時刻ｔにおいてハザ
ード無く０に変化する入力信号線の影響により、１に変
化する。更にこの時、１のままで変化しない入力信号線
にもハザードが無いことから、時刻ｔにおいてＮＡＮＤ
素子の出力にハザードは発生しない。 （５）フラグが設定された信号線がＯＲ素子の出力でか
つ時刻ｔにおける状態が０の時は前記ＯＲ素子の入力信
号線全てにフラグの設定と時刻ｔの状態として状態０の
割り当てを行うために、ＯＲ素子の入力全てがハザード
の無い０から構成されることから、時刻ｔにおいて出力
にハザードは発生しない。 （６）フラグが設定された信号線がＮＡＮＤ素子の出力
でかつ時刻ｔにおける状態が０の時は前記ＮＡＮＤ素子
の入力信号線全てにフラグの設定と時刻ｔの状態として
状態１の割り当てを行うために、ＮＡＮＤ素子の入力全
てがハザードの無い１から構成されることから、時刻ｔ
において出力にハザードは発生しない。 （７）フラグが設定された信号線がＡＮＤ素子の出力で
かつ時刻ｔにおける状態が０の時は次の（7a）,（7b）
何れかの作用により、時刻ｔにおいて出力にハザードは
発生しない。

【００１６】（7a）ＡＮＤ素子の入力信号線の何れか１
つにフラグの設定と時刻ｔの状態および時刻ｔ−１の状
態として０の割り当てを行うために、時刻ｔ−１におい
て既にＡＮＤ素子の出力の状態を０に確定させている入
力信号線が、時刻ｔにおいてハザードが無くかつ０であ
ることから、時刻ｔにおいて出力にハザードは発生しな
い。

【００１７】（7b）ＡＮＤ素子の全ての入力信号線にフ
ラグを設定しかつＡＮＤ素子の入力信号線の少なくとも
１つに時刻ｔの状態として０を割り当てるとともに、残
りの入力信号線に時刻ｔの状態として１を割り当て更に
ＡＮＤ素子の全ての入力信号線に時刻ｔ−１の状態とし
て１の割り当てを行うために、時刻ｔ−１において１で
あったＡＮＤ素子の出力が、時刻ｔにおいてハザードな
く０に変化する入力信号線の影響により、０に変化す
る。更にこの時、１のままで変化しない入力信号線にも
ハザードが無いことから、時刻ｔにおいてＡＮＤ素子の
出力にハザードは発生しない。 （８）フラグが設定された信号線がＮＯＲ素子の出力で
かつ時刻ｔにおける状態が０の時は次の（8a）,（8b）
何れかの作用により、時刻ｔにおいて出力にハザードは
発生しない。

【００１８】（8a）ＮＯＲ素子の入力信号線の何れか１
つにフラグの設定と時刻ｔの状態および時刻ｔ−１の状
態として１の割り当てを行うために、時刻ｔ−１におい
て既にＮＯＲ素子の出力の状態を０に確定させている入
力信号線が、時刻ｔにおいてハザードが無くかつ１であ
ることから、時刻ｔにおいて出力にハザードは発生しな
い。

【００１９】（8b）ＮＯＲ素子の全ての入力信号線にフ
ラグを設定しかつＮＯＲ素子の入力信号線の少なくとも
１つに時刻ｔの状態として１を割り当てるとともに残り
の入力信号線に時刻ｔの状態として０を割り当て更にＮ
ＯＲ素子の全ての入力信号線に時刻ｔ−１の状態として
０の割り当てを行うために、時刻ｔ−１において１であ
ったＮＯＲ素子の出力が、時刻ｔにおいてハザード無く
１に変化する入力信号線の影響により、０に変化する。
更にこの時、０のままで変化しない入力信号線にもハザ
ードが無いことから、時刻ｔにおいてＮＯＲ素子の出力
にハザードは発生しない。 （９）フラグが設定された信号線がＸＯＲ素子の出力ま
たはＸＮＯＲ素子の出力の時は素子の全ての入力信号線
にフラグの設定をしかつ時刻ｔ−１の状態として時刻ｔ
に割り当てた状態と同じ状態の割り当てを行うために、
時刻ｔ−１において既にＸＯＲまたはＸＮＯＲ素子の出
力の状態を確定させている入力信号線が、時刻ｔにおい
てハザードがなくかつ状態が時刻ｔ−１と同じであるこ
とから、時刻ｔにおいて出力にハザードは発生しない。 （１０）フラグが設定された信号線が分岐枝の時は分岐
元の信号線にフラグの設定をするために、分岐元の信号
線にハザードが無いことから、分岐枝にもハザードが発
生しない。 （１１）フラグが設定された信号線がバッファ素子の出
力の時は素子の入力信号線にフラグの設定をするため
に、入力信号線にハザードが無いことから、バッファ素
子の出力信号線にもハザードが発生しない。 （１２）フラグが設定された信号線がインバータ素子の
出力の時は素子の入力信号線にフラグの設定をするため
に、入力信号線にハザードが無いことから、インバータ
素子の出力信号線にもハザードが発生しない。フラグの
設定は論理素子の入力信号線全て、または一部に対して
順に行われるために、いずれフラグを設定する信号線が
外部入力信号線または記憶素子の出力信号線まで到達す
る。論理回路の検査時に検査装置から外部入力に対して
はハザードを含む信号は入力されない。また記憶素子の
出力信号線にはハザードがない。したがって、上述の方
法により、フラグが設定された信号線にはハザードが発
生しない系列、つまり記憶素子のクロックピンにハザー
ド信号が入らない系列の生成が可能となる。

【００２０】

【実施例】図１は本発明における検査系列生成方法の処
理の流れ図である。図２は本発明の第１の実施例におけ
る論理回路図である。１，２１は記憶素子であるところ
のフリップフロップ、２，２３はＡＮＤ素子、３，８は
ＮＡＮＤ素子、５，１０はＯＲ素子、９，１１はＮＯＲ
素子、４，１２はＸＯＲ素子、６，１３はＸＮＯＲ素
子、７はバッファ素子、２２はインバータ素子である。
また、７４は分岐元、６２は分岐枝、１４，１５，１
６，１７，１８，１９，２０，２４は外部入力である。

【００２１】以下、本発明における検査系列の生成方法
について、図２のフリップフロップ１のクロックピンに
接続する信号線５１を時刻ｔにおいてハザードが発生し
ないように０にすることを第１の実施例として図１の流
れ図に沿って説明する。

【００２２】まずステップ５０１で、信号線５１に状態
０を割り当て、ステップ５０２ではステップ５０１で値
を割り当てた信号線が記憶素子のクロックピンに接続す
る信号線でないか判定する。この場合ステップ５０１で
値を割り当てた信号線は記憶素子のクロックピンに接続
しているので、ステップ５０３で信号線５１にフラグが
設定される。

【００２３】次にステップ５０３でフラグが設定された
信号線５１が処理対象としてステップ５０４で選択され
る。

【００２４】次にステップ５０５で処理対象とした信号
線５１が外部入力信号線または記憶素子の出力信号線で
はないことを確認して、ステップ５０６へ進む。

【００２５】ステップ５０６では、信号線５１がＡＮＤ
素子２の出力であり状態が０であるので、ルール（7a）
または（7b）が採用できるルールであるが、ここでは
（7a）を選択したとする。

【００２６】ステップ５０７では、ステップ５０６で選
択したルールに基づいて、ＡＮＤ素子２の入力である信
号線５２にフラグを設定し、かつ時刻ｔおよび時刻ｔ−
１の状態として０の割り当てを行う。ここで、フラグを
設定した信号線５２に時刻ｔにおいてハザードが無いな
らば、信号線５２が０であったために時刻ｔ−１におい
て既に０となっていた信号線５１にも、時刻ｔにおいて
ハザードは発生しない。

【００２７】ステップ５０８では、フラグが設定されて
いる信号線で未処理のものの有無を確認する。現在、信
号線５２が未処理として残っているので、ステップ５０
４へ戻る。

【００２８】以下同様に、次に述べる様なステップ５０
６におけるルール選択と、ステップ５０７における選択
したルールに基づく信号線へのフラグの設定、状態の割
り当てが行われる。

【００２９】フラグが設定された信号線５２はＮＡＮＤ
素子３の出力であるので、ルール（６）が選択され、Ｎ
ＡＮＤ素子３の入力である信号線５３，５４にフラグの
設定と時刻ｔの状態として１の割り当てを行う。フラグ
を設定した信号線５３，５４のいずれにも時刻ｔにおい
てハザードが無いならば、時刻ｔにおいて信号線５２に
もハザードは発生しない。

【００３０】フラグが設定された信号線５４はＸＯＲ素
子４の出力であるので、ルール（９）が選択され、ＸＯ
Ｒ素子４の入力である信号線５５にフラグの設定と時刻
ｔおよび時刻ｔ−１の状態として１の割当を行い、いま
一方のＸＯＲ素子４の入力である信号線５６にフラグの
設定と時刻ｔおよび時刻ｔ−１の状態として０の割当を
行う。フラグを設定した信号線５５，５６のいずれにも
時刻ｔにおいてハザードが無いならば、時刻ｔにおいて
信号線５４にもハザードは発生しない。

【００３１】フラグが設定された信号線５５はＯＲ素子
５の出力であるので、ルール（3a）または（3b）が採用
できるルールであるが、ここでは（3a）を選択したとす
ると、ＯＲ素子５の入力である信号線５７にフラグの設
定と時刻ｔおよび時刻ｔ−１の状態として１の割当を行
う。フラグを設定した信号線５７に時刻ｔにおいてハザ
ードが無いならば、時刻ｔにおいて信号線５５にもハザ
ードは発生しない。

【００３２】フラグが設定された信号線５６はＸＮＯＲ
素子６の出力であるので、ルール（９）が選択され、Ｘ
ＮＯＲ素子６の入力である信号線５８にフラグの設定と
時刻ｔおよび時刻ｔ−１の状態として１の割当を行い、
いま一方のＸＮＯＲ素子６の入力である信号線５９にフ
ラグの設定と時刻ｔおよび時刻ｔ−１の状態として０の
割当を行う。フラグを設定した信号線５８，５９のいず
れにも時刻ｔにおいてハザードが無いならば、時刻ｔに
おいて信号線５６にもハザードは発生しない。

【００３３】フラグが設定された信号線５７はＮＯＲ素
子９の出力であるので、ルール（２）が選択され、ＮＯ
Ｒ素子９の入力である信号線６４，６５にフラグの設定
と時刻ｔの状態として０の割り当てを行う。フラグを設
定した信号線６４，６５のいずれにも時刻ｔにおいてハ
ザードが無いならば、時刻ｔにおいて信号線５７にもハ
ザードは発生しない。

【００３４】フラグが設定された信号線５８はＮＡＮＤ
素子８の出力であるので、ルール（4a）または（4b）が
採用できるルールであるが、ここでは（4a）を選択した
とすると、ＮＡＮＤ素子８の入力である信号線６３にフ
ラグの設定と時刻ｔおよび時刻ｔ−１の状態として０の
割り当てを行う。フラグを設定した信号線６３に時刻ｔ
においてハザードが無いならば、時刻ｔにおいて信号線
５８にもハザードは発生しない。

【００３５】フラグが設定された信号線５９はバッファ
素子７の出力であるので、ルール（11）が選択され、バ
ッファ素子７の入力である信号線６０にフラグの設定と
時刻ｔの状態として信号線５９と同じ状態０の割り当て
を行う。フラグを設定した信号線６０に時刻ｔにおいて
ハザードが無いならば、時刻ｔにおいて信号線５９にも
ハザードは発生しない。

【００３６】フラグが設定された信号線６０はＯＲ素子
１０の出力であるので、ルール（５）が選択され、ＯＲ
素子１０の入力である信号線６１，６２双方にフラグの
設定と時刻ｔの状態として０の割り当てを行う。フラグ
を設定した信号線６１，６２のいずれにも時刻ｔにおい
てハザードが無いならば、時刻ｔにおいて信号線６０に
もハザードは発生しない。

【００３７】フラグが設定された信号線６１はＮＯＲ素
子１１の出力であるので、ルール（8a）または（8b）が
採用できるルールであるが、ここでは（8a）を選択した
とすると、ＮＯＲ素子１１の入力である信号線６９にフ
ラグの設定と時刻ｔおよび時刻ｔ−１の状態として１の
割り当てを行う。フラグを設定した信号線６９に時刻ｔ
においてハザードが無いならば、時刻ｔにおいて信号線
６１にもハザードは発生しない。

【００３８】フラグが設定された信号線６２は分岐枝で
あるので、ルール（10）が選択され、分岐元の信号線７
４にフラグの設定と信号線６２と同じ状態０の割り当て
を行う。フラグを設定した信号線７４に時刻ｔにおいて
ハザードが無いならば、時刻ｔにおいて信号線６２にも
ハザードは発生しない。

【００３９】フラグが設定された信号線６５はインバー
タ素子２２の出力であるので、ルール（12）が選択さ
れ、インバータ素子２２の入力である信号線６６にフラ
グの設定と信号線６５と同じ状態０の割り当てを行う。
フラグを設定した信号線６６に時刻ｔにおいてハザード
が無いならば、時刻ｔにおいて信号線６５にもハザード
は発生しない。

【００４０】フラグが設定された信号線６６はＡＮＤ素
子２３の出力であるので、ルール（１）が選択され、Ａ
ＮＤ素子２３の入力である信号線６７，６８にフラグの
設定と時刻ｔの状態として１の割り当てを行う。フラグ
を設定した信号線６７，６８のいずれにも時刻ｔにおい
てハザードが無いならば、時刻ｔにおいて信号線６６に
もハザードは発生しない。

【００４１】フラグが設定された信号線６９はＸＮＯＲ
素子１３の出力であるので、ルール（９）が選択され、
ＸＮＯＲ素子１３の入力である信号線７２，７３双方に
フラグの設定と時刻ｔおよび時刻ｔ−１の状態として１
の割当を行う。フラグを設定した信号線７２，７３のい
ずれにも時刻ｔにおいてハザードが無いならば、時刻ｔ
において信号線６９にもハザードは発生しない。

【００４２】フラグが設定された信号線７４はＸＯＲ素
子１２の出力であるので、ルール（９）が選択され、Ｘ
ＯＲ素子１２の入力である信号線７０，７１双方にフラ
グの設定と時刻ｔおよび時刻ｔ−１の状態として０の割
当を行う。フラグを設定した信号線７０，７１のいずれ
にも時刻ｔにおいてハザードが無いならば、時刻ｔにお
いて信号線７４にもハザードは発生しない。

【００４３】なお、フラグが設定された信号線５３，６
３，６４，６７，６８，７０，７１，７２は、それぞれ
外部入力１４，２４，１５，１６，１７，１８，１９，
２０に接続する信号線であり、またフラグが設定された
信号線７３は、記憶素子２１の出力に接続する信号線で
あることから、ステップ５０５において、ステップ５０
６，５０７の処理がスキップされるが、これらの信号線
にはハザードは発生しない。

【００４４】よって、全てのフラグが設定された信号線
に時刻ｔにおいてハザードが発生しないことが証明され
た。

【００４５】また、時刻ｔ−１，ｔ−２，・・・，ｔ−
ｎにおける信号線への状態の割り当てについても，同様
に取り扱うことが可能である。

【００４６】以上のように本実施例によれば、信号の切
り替えのタイミングを原因とするハザードが発生しない
検査系列を生成することができる。

【００４７】図３は本発明の第２の実施例における論理
回路図である。２０１は記憶素子であるところのフリッ
プフロップ、２１２はＯＲ素子、２０３はＮＡＮＤ素
子、２０４はＡＮＤ素子、２０５はＮＯＲ素子である。
また、２０６、２０７、２０８、２０９、２１０は外部
入力である。

【００４８】以下、本発明における検査系列の生成方法
について、図３のフリップフロップ２０１のクロックピ
ンに接続する信号線２１１を時刻ｔにおいて１にするこ
とを第２の実施例として図１の流れ図に沿って説明す
る。

【００４９】まずステップ５０１で、信号線２１１に状
態１を割り当て、ステップ５０２ではステップ５０１で
値を割り当てた信号線が記憶素子のクロックピンに接続
する信号線でないか判定する。この場合ステップ５０１
で値を割り当てた信号線は記憶素子のクロックピンに接
続しているので、ステップ５０３で信号線２１１にフラ
グが設定される。

【００５０】次にステップ５０３でフラグが設定された
信号線２１１が処理対象としてステップ５０４で選択さ
れる。

【００５１】次にステップ５０５で処理対象とした信号
線２１１が外部入力信号線または記憶素子の出力信号線
ではないことを確認して、ステップ５０６へ進む。

【００５２】ステップ５０６では、信号線２１１はＯＲ
素子２０２の出力であり状態が１であるので、ルール
（3a）または（3b）が採用できるルールであるが、ここ
では（3b）を選択したとする。

【００５３】ステップ５０７では、ステップ５０６で選
択したルールに基づいて、ＯＲ素子２０２の入力である
信号線２１２、２１３にフラグを設定し、かつ時刻ｔの
状態として信号線２１２に０を信号線２１３に１を割り
当て、更に時刻ｔ−１の状態として信号線２１２、２１
３双方に０の割り当てを行う。フラグを設定した信号線
２１３が時刻ｔにおいてハザード無く０から１に変化
し、かつフラグを設定した信号線２１２の状態も時刻ｔ
においてハザード無く時刻ｔ−１から引き続いて０なら
ば、信号線２１１に時刻ｔにおいてハザードは発生しな
い。

【００５４】ステップ５０８では、フラグが設定されて
いる信号線で未処理のものの有無を確認する。現在、信
号線２１２，２１３が未処理として残っているので、ス
テップ５０４へ戻る。

【００５５】以下同様に、次に述べる様なステップ５０
６におけるルール選択と、ステップ５０７における選択
したルールに基づく信号線へのフラグの設定、状態の割
り当てが行われる。

【００５６】フラグが設定された信号線２１３はＮＡＮ
Ｄ素子２０３の出力であるので、ルール（4a）または
（4b）が採用できるルールであるが、ここでは（4b）を
選択したとすると、ＮＡＮＤ素子２０３の入力である信
号線２１４、２１５にフラグを設定し、かつ時刻ｔの状
態として信号線２１４、２１５双方に０を割り当て、更
に時刻ｔ−１の状態として信号線２１４、２１５双方に
１の割り当てを行う。フラグを設定した信号線２１４、
２１５はともに時刻ｔ−１から時刻ｔにかけてハザード
無く１から０に変化するならば、信号線２１３に時刻ｔ
においてハザードは発生しない。

【００５７】フラグが設定された信号線２１４はＡＮＤ
素子２０４の出力であるので、ルール（7a）または（7
b）が採用できるルールであるが、ここでは（7b）を選
択したとすると、ＡＮＤ素子２０４の入力である信号線
２１６、２１７にフラグを設定し、かつ時刻ｔの状態と
して信号線２１６に０を信号線２１７に１を割り当て、
更に時刻ｔ−１の状態として信号線２１６、２１７双方
に１の割り当てを行う。フラグを設定した信号線２１６
が時刻ｔにおいてハザード無く１から０に変化し、かつ
フラグを設定した信号線２１７の状態も時刻ｔにおいて
ハザード無く時刻ｔ−１から引き続いて１であるなら
ば、信号線２１４に時刻ｔにおいてハザードは発生しな
い。

【００５８】フラグが設定された信号線２１５はＮＯＲ
素子２０５の出力であるので、ルール（8a）または（8
b）が採用できるルールであるが、ここでは（8b）を選
択したとすると、ＮＯＲ素子２０５の入力である信号線
２１８、２１９にフラグを設定し、かつ時刻ｔの状態と
して信号線２１８に０を信号線２１９に１を割り当て、
更に時刻ｔ−１の状態として信号線２１８、２１９双方
に０の割り当てを行う。フラグを設定した信号線２１９
が時刻ｔにおいてハザード無く０から１に変化し、かつ
フラグを設定した信号線２１８の状態も時刻ｔにおいて
ハザード無く時刻ｔ−１から引き続いて０であるなら
ば、信号線２１４に時刻ｔにおいてハザードは発生しな
い。

【００５９】なお、フラグが設定された信号線２１２、
２１６、２１７、２１８、２１９は、それぞれ外部入力
２０６、２０７、２０８、２０９、２１０に接続する信
号線であることから、ステップ５０５において、ステッ
プ５０６，５０７の処理がスキップされるが、これらの
信号線にはハザードは発生しない。

【００６０】よって、全てのフラグが設定された信号線
に時刻ｔにおいてハザードが発生しないことが証明され
た。

【００６１】また、時刻ｔ−１，ｔ−２，・・・，ｔ−
ｎにおける信号線へのの状態の割り当てについても，同
様に取り扱うことが可能である。

【００６２】以上のように本実施例によれば、信号の切
り替えのタイミングを原因とするハザードが発生しない
検査系列を生成することができる。

【００６３】なお、他の論理素子を用いた回路について
も、本発明に述べる論理素子を用いて等価回路を作成す
ることが出来ることから、容易に本発明を適用すること
が出来る。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
上で述べたようなフラグと（１）〜（１２）のルールを
用いる事により、信号の切り替えのタイミングを原因と
するハザードが発生しないように検査系列を生成するこ
とができ、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明における検査系列方法の処理の流れ図

【図２】本発明の第１の実施例における論理回路図

【図３】本発明の第２の実施例における論理回路図

【図４】論理回路図

【図５】従来の検査系列生成方法により、図３の論理回
路において発生する可能性のあるハザードを示すタイミ
ングチャート図

【符号の説明】

５０６ ルール選択 ５０７ 信号線へのフラグの設定、状態の割当

Claims (1)

【特許請求の範囲】
1. 【請求項１】タイムフレームを時刻の大きいものから小
   さいものへ順次処理していく検査系列生成において、時
   刻ｔにおいて記憶素子のクロックピンに接続する信号線
   に状態が割り当てられたときに、その信号線にフラグを
   設定し、更に、（１）フラグが設定された信号線がＡＮ
   Ｄ素子の出力でかつ時刻ｔにおける状態が１の時は前記
   ＡＮＤ素子の入力信号線全てにフラグの設定と時刻ｔの
   状態として状態１の割り当てを行い、（２）フラグが設
   定された信号線がＮＯＲ素子の出力でかつ時刻ｔにおけ
   る状態が１の時は前記ＮＯＲ素子の入力信号線全てにフ
   ラグの設定と時刻ｔの状態として状態０の割り当てを行
   い、（３）フラグが設定された信号線がＯＲ素子の出力
   でかつ時刻ｔにおける状態が１の時は、（3a）前記ＯＲ
   素子の入力信号線の何れか１つにフラグを設定しかつ時
   刻ｔの状態および時刻ｔ−１の状態として１の割り当て
   を行うか、（3b）または前記ＯＲ素子の全ての入力信号
   線にフラグを設定しかつ前記ＯＲ素子の入力信号線の少
   なくとも１つに時刻ｔの状態として１を割り当てるとと
   もに残りの入力信号線に時刻ｔの状態として０を割り当
   て更に前記ＯＲ素子の全ての入力信号線に時刻ｔ−１の
   状態として０の割り当てを行い、（４）フラグが設定さ
   れた信号線がＮＡＮＤ素子の出力でかつ時刻ｔにおける
   状態が１の時は、（4a）前記ＮＡＮＤ素子の入力信号線
   の何れか１つにフラグを設定しかつ時刻ｔの状態および
   時刻ｔ−１の状態として０の割り当てを行うか（4b）ま
   たは前記ＮＡＮＤ素子の全ての入力信号線にフラグを設
   定しかつ前記ＮＡＮＤ素子の入力信号線の少なくとも１
   つに時刻ｔの状態として０を割り当てるとともに残りの
   入力信号線に時刻ｔの状態として１を割り当て更に前記
   ＮＡＮＤ素子の全ての入力信号線に時刻ｔ−１の状態と
   して１の割当を行い、（５）フラグが設定された信号線
   がＯＲ素子の出力でかつ時刻ｔにおける状態が０の時は
   前記ＯＲ素子の入力信号線全てにフラグの設定と時刻ｔ
   の状態として状態０の割り当てを行い、（６）フラグが
   設定された信号線がＮＡＮＤ素子の出力でかつ時刻ｔに
   おける状態が０の時は前記ＮＡＮＤ素子の入力信号線全
   てにフラグの設定と時刻ｔの状態として状態１の割り当
   てを行い、（７）フラグが設定された信号線がＡＮＤ素
   子の出力でかつ時刻ｔにおける状態が０の時は、（7a）
   前記ＡＮＤ素子の入力信号線の何れか１つにフラグを設
   定しかつ時刻ｔの状態および時刻ｔ−１の状態として０
   の割り当てを行うか（7b）または前記ＡＮＤ素子の全て
   の入力信号線にフラグを設定しかつ前記ＡＮＤ素子の入
   力信号線の少なくとも１つに時刻ｔの状態として０を割
   り当てるとともに残りの入力信号線に時刻ｔの状態とし
   て１を割り当て更に前記ＡＮＤ素子の全ての入力信号線
   に時刻ｔ−１の状態として１の割り当てを行い、（８）
   フラグが設定された信号線がＮＯＲ素子の出力でかつ時
   刻ｔにおける状態が０の時は、（8a）前記ＮＯＲ素子の
   入力信号線の何れか１つにフラグを設定しかつ時刻ｔの
   状態および時刻ｔ−１の状態として１の割り当てを行う
   か（8b）または前記ＮＯＲ素子の全ての入力信号線にフ
   ラグを設定しかつ前記ＮＯＲ素子の入力信号線の少なく
   とも１つに時刻ｔの状態として１を割り当てるとともに
   残りの入力信号線に時刻ｔの状態として０を割り当て更
   に前記ＮＯＲ素子の全ての入力信号線に時刻ｔ−１の状
   態として０の割当を行い、（９）フラグが設定された信
   号線がＸＯＲ素子の出力またはＸＮＯＲ素子の出力の時
   は素子の全ての入力信号線にフラグの設定をしかつ時刻
   ｔ−１の状態として時刻ｔに割り当てた状態と同じ状態
   の割り当てを行い、（１０）フラグが設定された信号線
   が分岐枝の時は分岐元の信号線にフラグの設定をしかつ
   時刻ｔの状態として分岐枝の状態と同じ状態の割り当て
   を行い、（１１）フラグが設定された信号線がバッファ
   素子の出力の時は素子の入力信号線にフラグの設定をし
   かつ時刻ｔの状態として出力信号線の状態と同じ状態の
   割り当てを行い、（１２）フラグが設定された信号線が
   インバータ素子の出力の時は素子の入力信号線にフラグ
   の設定をしかつ時刻ｔの状態として出力信号線の状態を
   反転させた状態の割り当てを行う、という上記（１）か
   ら（１２）のルールに基づいて、フラグが外部入力信号
   線または記憶素子の出力信号線に到達するまで、再帰的
   にフラグの設定と信号線の状態の割り当てを行うことを
   特徴とする検査系列生成方法。