JPH11272725A - ライブラリ生成方法およびシミュレーション方法 - Google Patents

Abstract

(57)【要約】 【課題】 カスタム設計した回路をレイアウト情報やプ
ロセス情報を変更する場合でも迅速に論理シミュレーシ
ョンができるようにする。 【解決手段】 シミュレーション装置を修正ネットリス
ト生成手段，仮ライブラリ生成手段，論理シミュレーシ
ョン手段および記憶部から構成し、論理回路のネットリ
スト１２および各論理ゲートのレイアウト情報１３を入
力すると、レイアウト情報を含んだ修正ネットリスト１
１を生成し、記憶部のパラメタライズライブラリのパラ
メータにレイアウト情報１３，プロセス情報１４を代入
して消費電力および遅延時間の仮ライブラリを生成す
る。この仮ライブラリを用いて修正ネットリストの論理
回路について論理シミュレーションを実施するので、素
子設計パラメータが変更となっても迅速に対応すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理ゲートレベル
のパラメタライズライブラリおよびこのパラメタライズ
ライブラリの各論理ゲートに対応したパラメータを設定
する素子設計パラメータ情報に基づいて各論理ゲートの
遅延時間ライブラリを生成するライブラリ生成方法、お
よび論理回路のネットリストおよび論理ゲートレベルに
対応して設定された遅延時間ライブラリに基づいて論理
シミュレーションを実施して論理回路の遅延時間を計算
するシミュレーション方法に関する。

【０００２】

【発明が解決しようとする課題】ＣＰＵのようなＬＳＩ
（大規模集積回路）の設計を行なう場合などにおいて、
回路の遅延時間や消費電力などをシミュレーションする
ためには、一般的には、論理シミュレーションを用いて
見積もることが行なわれる。これは、ＳＰＩＣＥに代表
されるようなトランジスタレベルの回路シミュレーショ
ンでは、ゲート数が多いためにシミュレーションに多大
な時間を要し、実用的な時間内で処理することができな
いためである。

【０００３】そこで、論理シミュレーションにより計算
を行なうにあたっては、遅延時間ライブラリや消費電力
ライブラリなどをあらかじめ作成して設定する必要があ
る。この場合、これらのライブラリを生成するにあたっ
ては、やはりトランジスタレベルの回路シミュレーショ
ンで行なうことが想定されるが、そのライブラリ生成の
ための演算処理においても多大な時間を要することが一
般的である。

【０００４】この場合、スタンダード・セルを設定して
回路設計を行なう方式においては、設計に使用する限ら
れた種類のスタンダード・セルについてあらかじめトラ
ンジスタレベルで回路シミュレーションを行なうことで
ライブラリを生成することができるので、回路設計に当
たっては、決められたスタンダード・セルを使用して行
なうことで論理シミュレーションを行なうことができ
る。

【０００５】しかし、カスタム設計のように、同一の機
能（論理演算）を有するセルであっても、使用している
ゲートのサイズが異なるものが多種類存在するような場
合には、各サイズのゲート毎にライブラリを生成する必
要がある。したがって、設計する回路毎にあらかじめト
ランジスタレベルの回路シミュレーションを実施してラ
イブラリを生成しておくことになるが、これは、回路の
規模や使用するゲートの種類によってはライブラリ生成
のための回路シミュレーションに多大な時間を要するこ
とになる場合がある。

【０００６】同様にして、カスタム設計に限らず、スタ
ンダードセルを用いる設計を行なう場合においても、プ
ロセス設計を変更する場合や、あるいはデザインルール
が変更になる場合などにおいては、その都度ライブラリ
を生成するための回路シミュレーションに多大な時間を
要することになるので、このようなプロセス設計やデザ
インルールの変更に当たっては実際上の困難が伴うこと
になる。

【０００７】このような技術的課題に対して、特開平１
−２２６０７７号公報に示されるものにおいては、レイ
アウト情報から自動的に回路シミュレータを実行させる
よういにして、人手を介さずして遅延時間ライブラリに
修正を加えるようにしたものが開示されている。

【０００８】また、特開平１−１５６８６４号公報に示
されるものにおいては、レイアウトデータや、プロセス
のパラメータファイルや、計算公式からトランジスタレ
ベルの遅延時間を算出し、これをネットリストにトラン
ジスタ毎に遅延時間として付加することで、実製品に近
い精度で高速にシミュレーションすることを可能にして
問題を解決しようとするものが開示されている。

【０００９】しかしながら、上述した前者のものにおい
ては、自動的に回路シミュレーションを起動してライブ
ラリを生成することは人手が不要となるが、ライブラリ
の生成に際して回路シミュレーションそのものを用いる
ことから、処理時間が短縮されるわけではないので、本
質的な解決には至っていない。また、上述した後者のも
のにおいては、シミュレーションの精度向上を一つの目
的としていて、そのためにシミュレーションに必要とな
る情報量が多くなり、しかもトランジスタレベルでのシ
ミュレーションであるから処理速度の向上を望むことは
難しい。

【００１０】したがって、このような従来技術のもとに
おいては、次のような技術的課題が残ることになる。す
なわち、第１に、ＣＰＵ等のカスタム設計した各ゲート
は、ゲートサイズ、ドレイン・ソース面積が個々に異な
るので、全てのサイズに対する論理シミュレーションの
ライブラリを作成すると、多大なライブラリになってし
まって実用的な処理時間内には実施することができなく
なる。第２に、プロセス設計やデザインルールの小変更
があった場合、論理シミュレーションのライブラリを新
規に生成する必要があるが、生成には多大な時間を要す
ることになるのである。

【００１１】本発明は、上記事情に鑑みてなされたもの
で、その目的は、カスタム設計した回路をゲートレベル
でシミュレーション可能とし、この場合に、回路のレイ
アウト変更をゲートレベルのシミュレーションで概略的
な結果を高速で検証可能とし、プロセス設計やデザイン
ルールの変更にも即座に対応できるようにしたライブラ
リを提供できるシミュレーション方法およびシミュレー
ション装置を提供することにある。

【００１２】

【課題を解決するための手段】請求項１の発明によれ
ば、遅延時間ライブラリの生成の過程においては、パラ
メタライズライブラリが各論理ゲートの入力端子の負荷
容量および駆動能力の値を素子設計パラメータ情報に基
づいた関数として設定されているので、個々の論理ゲー
トに対応したパラメータを素子設計パラメータ情報を関
数に代入して入力端子の負荷容量およびファンアウトの
値を演算するステップを経ると共に、この結果からその
論理ゲートに対応した遅延時間を求めるステップとを経
て遅延時間ライブラリを生成することができるようにな
る。

【００１３】これにより、論理シミュレーションを実施
する場合には、ネットリストに沿って遅延時間のシミュ
レーションを行なう際に、個々の論理ゲートに対応した
遅延時間は、遅延時間ライブラリに設定されている遅延
時間を用いて迅速に行なうことができる。したがって、
素子設計パラメータを変更した場合でも、トランジスタ
レベルの回路シミュレーションを経て遅延時間を求める
必要がなく、その変更したパラメータに準じた遅延時間
ライブラリを用いて論理シミュレーションを進めること
ができるようになる。

【００１４】請求項２の発明によれば、上述の場合にお
いて、素子設計パラメータ情報として論理ゲートのレイ
アウト情報を含んでいるので、論理ゲートのレイアウト
を変更することに対してパラメタライズライブラリから
その論理ゲートの遅延時間ライブラリを迅速に求めるこ
とができるようになり、レイアウト設計の変更に対する
論理シミュレーションを迅速に行なうことができるよう
になる。

【００１５】請求項３の発明によれば、素子設計パラメ
ータ情報として、論理ゲートを形成するプロセスパラメ
ータを示すプロセス情報を含んでいるので、製造プロセ
スを変更する場合などにおいて、その変更に伴う各論理
ゲートの遅延時間ライブラリを迅速に求めることができ
るようになり、プロセス設計の変更に対する論理シミュ
レーションを迅速に行なうことができるようになる。

【００１６】請求項４の発明によれば、遅延時間を求め
るステップでは、論理ゲートの入力信号の傾きのデータ
およびファンアウトの関数として定義された遅延時間関
数に基づいて遅延時間を求めるので、レイアウト情報や
プロセス情報などの論理ゲートの素子設計パラメータを
変更した場合でもこれに対応した論理ゲートの入力信号
の傾きのデータおよびファンアウトの値を求めた結果か
ら、遅延時間関数に基づいて対応する論理ゲートの遅延
時間を求めて遅延時間ライブラリを得ることができるよ
うになる。

【００１７】請求項５の発明によれば、遅延時間を求め
るステップでは、あらかじめ設定された前記論理ゲート
の入力信号の傾きのデータおよびファンアウトから決ま
る遅延時間のテーブルを参照して前記遅延時間を求める
ので、レイアウト情報やプロセス情報などの論理ゲート
の素子設計パラメータを変更した場合でもこれに対応し
た論理ゲートの入力信号の傾きのデータおよびファンア
ウトの値を求めた結果から、これらに対応する遅延時間
をテーブルを参照して迅速に求めて遅延時間ライブラリ
を得ることができるようになる。

【００１８】請求項６の発明によれば、上述の場合にお
いて、遅延時間のテーブルに設定されている入力信号の
傾きのデータあるいはファンアウトのデータに対して演
算により求められた論理ゲートの入力信号の傾きのデー
タおよびファンアウトの値がテーブル中で該当する値が
無く、例えば中間的な値を取るときには、補間処理ステ
ップにより、テーブルに設定されている値を補間して遅
延時間を求めるので、テーブルを作成するための入力信
号の傾きのデータおよびファンアウトのデータの設定間
隔を必要以上に細かくすることなく中間的な値に対応し
てより精度の高い遅延時間を求めることができるように
なる。

【００１９】請求項７の発明によれば、消費電力を求め
るステップを設け、これにより、論理ゲートの入力信号
の傾きのデータおよびファンアウトを求めた結果から、
その論理ゲートに対応した消費電力を求めて消費電力ラ
イブラリを得ることができるので、遅延時間ライブラリ
と併せて同時に論理シミュレーションに用いることがで
きるようになる。また、請求項８ないし１０の発明によ
れば、前述の遅延時間ライブラリの作成と同様にして消
費電力ライブラリを生成することができるようになり、
遅延時間ライブラリと併せて同時に論理シミュレーショ
ンに用いることができるようになる。

【００２０】請求項１１の発明によれば、修正ネットリ
スト生成ステップにおいては、論理回路のネットリスト
および対応する各論理ゲートのレイアウト情報からレイ
アウト情報を含んでなる修正ネットリストを生成するよ
うになり、仮ライブラリ生成ステップにおいては、各論
理ゲートに対するパラメタライズライブラリおよびこの
パラメタライズライブラリの各論理ゲートに対応したパ
ラメータを設定する素子設計パラメータ情報に基づいて
各論理ゲートの遅延時間に関する仮ライブラリを生成す
るようになる。

【００２１】このとき、遅延時間ライブラリの生成の過
程においては、パラメタライズライブラリが各論理ゲー
トの入力端子の負荷容量および駆動能力の値を素子設計
パラメータ情報に基づいた関数として設定されているの
で、個々の論理ゲートに対応したパラメータを素子設計
パラメータ情報を関数に代入して入力端子の負荷容量お
よびファンアウトの値を演算するステップを経ると共
に、この結果からその論理ゲートに対応した遅延時間を
求めるステップとを経て遅延時間ライブラリを生成する
ことができるようになる。

【００２２】これにより、続く論理シミュレーションス
テップでは、生成された修正ネットリストの内容に準じ
て仮ライブラリの遅延時間のデータを参照して論理シミ
ュレーションを実施するので、論理回路の各論理ゲート
の素子設計パラメータが変更される場合でも、トランジ
スタレベルの回路シミュレーションを経て遅延時間を求
める必要がなく、その変更したパラメータに準じた遅延
時間ライブラリを用いて論理シミュレーションを進める
ことができるようになる。

【００２３】請求項１２ないし２０の発明によれば、前
述同様にして、遅延時間の仮ライブラリあるいは消費電
力の仮ライブラリを生成してこれを用いて修正ネットリ
ストの論理シミュレーションを行なうことができるよう
になるので、上述同様に、論理回路の各論理ゲートの素
子設計パラメータが変更される場合でも、トランジスタ
レベルの回路シミュレーションを経て遅延時間を求める
必要がなく、その変更したパラメータに準じた遅延時間
ライブラリを用いて論理シミュレーションを進めること
ができるようになる。

【００２４】

【発明の実施の形態】（第１の実施形態）以下、本発明
を論理シミュレーション装置に適用した場合の第１の実
施形態について、図１ないし図１１を参照しながら説明
する。すなわち、図２は論理シミュレーション装置１の
構成を概略的に示すもので、演算処理装置２と入力装置
３および出力装置４とから構成されている。演算処理装
置２は、修正ネットリスト生成ステップを実行する修正
ネットリスト生成手段５，仮ライブラリ生成ステップを
実行する仮ライブラリ生成手段６および論理シミュレー
ションステップを実行する論理シミュレーション手段７
の機能を備えている。

【００２５】また、この演算処理装置２には、記憶部８
が接続されており、データの授受を行なうように構成さ
れている。この記憶部８には、パラメタライズライブラ
リを記憶するパラメタライズライブラリ記憶部９，遅延
時間および消費電力のデータを仮ライブラリとして記憶
する仮ライブラリ記憶部１０，修正ネットリストを記憶
する修正ネットリスト記憶部１１とが設けられている。
演算処理装置２は、演算処理に際して記憶部８の各記憶
部９〜１１の情報を参照して行なうようになっている。

【００２６】パラメタライズライブラリ記憶部９に記憶
されるパラメタライズライブラリは、設計対象となる回
路に使用することが想定される論理ゲートの遅延時間お
よび消費電力のデータを素子設計パラメータ情報の関数
あるいはテーブルとして得るようにしたものが記憶され
ている。そして、このパラメタライズライブラリを利用
して、後述するように修正ネットリストに含めて記述さ
れたレイアウト情報から演算処理を行なって各論理ゲー
トに対応した遅延時間および消費電力を求めて仮ライブ
ラリが生成され、これが仮ライブラリ記憶部１０に記憶
される。

【００２７】入力装置３は、後述するように、入力デー
タであるネットリスト１２，レイアウト情報１３および
プロセス情報１４などが入力されるようになっており、
出力装置４は、演算処理結果として得られる遅延時間デ
ータ１５や消費電力データ１６が出力されるようになっ
ている。

【００２８】上述において、ネットリスト１２は、対象
となる回路の接続態様を示すデータを記述したもので、
単位回路の入出力関係を示すものである。レイアウト情
報１３は単位回路を構成するトランジスタの形状や大き
さに対応したデータを記述したもので、例えば、ゲート
幅やソース，ドレイン面積などのデータが個々に指定さ
れるものである。また、プロセス情報１４は、設計対象
となる論理回路を含んだ集積回路の製造プロセスにおい
て採用されるプロセスのパラメータ情報であり、例えば
ゲート酸化膜の厚さ寸法などが指定される。

【００２９】次に本実施形態の作用について説明する。
図１は、論理シミュレーションの実行過程を概略的に示
す。論理シミュレーション装置１は、回路構成を記述し
たネットリスト１２および回路構成の各論理ゲートのレ
イアウト情報１３が入力装置３を介して入力されると、
演算処理装置２において、修正ネットリスト生成手段５
は、修正ネットリスト生成ステップＳ１を実行して、こ
れらからレイアウト情報を含んだネットリストを修正ネ
ットリストとして生成し、これを修正ネットリスト記憶
部１１に記憶させるようになる。

【００３０】次に、仮ライブラリ生成手段６は、仮ライ
ブラリ生成ステップＳ２を実行し、上述のようにして得
られた修正ネットリストと入力装置３を介して入力され
たプロセス情報１４とをパラメタライズライブラリ記憶
部９に記憶されているパラメタライズライブラリのうち
の対象となる論理ゲートを読出して、これにレイアウト
情報１３およびプロセス情報１４を代入して各論理ゲー
トの入力端子の負荷容量および駆動能力を求め、これら
から遅延時間のテーブルおよび消費電力のテーブルのそ
れぞれから遅延時間および消費電力を求める。必要な論
理ゲートに対してこれらを求めることにより対象となる
論理回路の遅延時間および消費電力の仮ライブラリを生
成し、これを仮ライブラリ記憶部１０に記憶させる。

【００３１】この後、論理シミュレーション手段７は、
論理シミュレーションステップＳ３を実行するに際し
て、修正ネットリスト記憶部１１に記憶されている修正
ネットリストにしたがって遅延時間および消費電力の論
理シミュレーションを実行し、このとき、各論理ゲート
の遅延時間および消費電力については仮ライブラリ記憶
部１０に記憶されている遅延時間および消費電力の仮ラ
イブラリのデータを参照することにより論理シミュレー
ションを行なう。この結果、出力装置４を介して、対象
となる論理回路の遅延時間のデータ１５および消費電力
のデータ１６を得ることができるようになる。

【００３２】さて、次に、上述のような論理シミュレー
ションの実施をすることについて、図３に示すような論
理回路を例にとり、以下、これを論理シミュレーション
する場合の内容について具体的に説明する。まず、図３
の論理回路２１について簡単に説明する。入力端子Ａ，
Ｂ，Ｃを備え、出力端子はＹＯ，ＹＢを備えている。２
入力のＮＡＮＤ回路２２は、出力端子Ｎ１を備え、各入
力端子に入力端子Ａ，Ｂが接続されている。同じく２入
力のＮＡＮＤ回路２３は、各入力端子にＮＡＮＤ回路２
２の出力端子Ｎ１および入力端子Ｃが接続され、出力端
子はＹＯに接続されている。ＩＮＶ（インバータ；負論
理積）回路２４は、入力端子にＮＡＮＤ回路２２の出力
端子Ｎ１が接続され、出力端子はＹＢに接続されてい
る。

【００３３】上記した構成をネットリストとして記述し
たのが図４である。すなわち、このネットリストにおい
ては各行毎にセルの名称（Ｇ１〜Ｇ３），出力端子およ
び入力端子の指定，セルの種類が記述されている。この
場合においては、第１のセルＧ１と第２のセルＧ２と
は、共に同じ論理演算を行なうＮＡＮＤ回路２２，２３
が対応している。なお、「ＮＡＮＤ２」として示したの
は、ＮＡＮＤ回路２２，２３のように２入力のＮＡＮＤ
回路を示すものである。

【００３４】次に、図５はレイアウト情報１３およびプ
ロセス情報１４として入力する場合におけるパラメータ
となる対象を示すもので、ここでは論理ゲートを構成す
るＭＯＳＦＥＴの構成を示している。同図（ａ）は平面
図を示し、同図（ｂ）は模式的な断面図を示している。
図示のＭＯＳＦＥＴは、ソース・ドレインの拡散領域間
にゲート酸化膜を介してポリシリコンなどからなるゲー
ト電極が形成されている。

【００３５】レイアウト情報１３はＭＯＳＦＥＴの形状
や大きさに対応したデータを記述したもので、例えば、
ゲート幅Ｗやソース，ドレイン面積Ａｄなどのデータを
指定する。また、プロセス情報１４は、ＭＯＳＦＥＴの
製造プロセスにおいて採用されるプロセスのパラメータ
情報であり、例えばゲート酸化膜Ｔｏｘの厚さ寸法を指
定する。

【００３６】図６（ａ）は、上述の図５（ａ）に示した
レイアウト情報を記述した例を示すもので、前述した図
４のネットリストに記述している各論理ゲートＧ１〜Ｇ
３（ＮＡＮＤ回路２２，２３，ＩＮＶ回路２４）に対応
した各部のレイアウトデータを示している。この場合、
ＮＡＮＤ回路２２では４つのＭＯＳＦＥＴを用いている
ことから、各ＭＯＳＦＥＴのゲート幅Ｗ１〜Ｗ４の寸法
（μｍをｕで示す）と面積Ａｄ１〜Ａｄ４の大きさ（ｐ
ｍ^２をｐで示す）。同様にしてＮＡＮＤ回路２３のレイ
アウト情報がＧ２に記述され、ＩＮＶ回路２４のレイア
ウト情報がＧ３に記述されている。一方、図６（ｂ）
は、図５（ｂ）におけるゲート酸化膜の膜厚Ｔｏｘをプ
ロセス情報として記述しており、ここでは、膜厚をｎｍ
単位で記述している。

【００３７】さて、上述のようなネットリスト１２，レ
イアウト情報１３およびプロセス情報１４が入力装置３
を介して入力されると、前述したように演算処理装置２
においては、修正ネットリスト生成手段５により、レイ
アウト情報を含んだネットリストを生成して修正ネット
リストとして出力する（修正ネットリスト生成ステップ
Ｓ１）。この修正ネットリストは、例えば図７に示すよ
うな記述例となる。すなわち、前述した図４のネットリ
ストに図６に示したレイアウト情報を合成し、セルの種
類を固有にしたものとして生成するのである（図中で
は、ＮＡＮＤ２０１，ＮＡＮＤ２０２あるいはＩＮＶ０
１として記述している）。このようにして生成された修
正ネットリストは、修正ネットリスト記憶部１１に記憶
保持されるようになる。

【００３８】次に、仮ライブラリ生成手段６は、仮ライ
ブラリ生成ステップＳ２を実行して遅延時間の仮ライブ
ラリおよび消費電力の仮ライブラリを生成する。これ
は、まず、パラメタライズライブラリ記憶部９に記憶さ
れているパラメタライズライブラリを読出して、パラメ
ータとして設定しているデータを入力する。

【００３９】パラメタライズライブラリは例えば図８に
示すような記述がなされており、２入力ＮＡＮＤ回路の
モジュールやＩＮＶ回路のモジュールのそれぞれについ
て修正ネットリストの各論理ゲートＧ１〜Ｇ３に対応し
て関数を計算する。関数は、例えば入力信号の配線に負
荷される全容量値Ｃｘ，Ｃｙ，前段論理ゲートの駆動能
力Ｒ，消費電力Ｐｗおよび遅延時間Ｔｄなどが設定され
ており、これらに前述の修正ネットリストに記述された
レイアウト情報およびプロセス情報を代入して演算す
る。

【００４０】次に、各ＮＡＮＤ２２，２３毎に入力信号
の立ち上がり時間ＴｒｉとファンアウトＦＯを計算す
る。入力信号の立ち上がり時間Ｔｒｉは、その入力信号
の配線に負荷される全容量値と前段ゲートの駆動能力と
の積で求める。図３に示した論理回路２１のＮＡＮＤ回
路２２については、入力端子Ｘ（ＮＡＮＤ回路２２の出
力端子に接続された入力端子）の立ち上がり時間をＴｒ
ｉ（２３）とすると、ＮＡＮＤ回路２３の入力端子の負
荷容量をＣｘ（２３），ＩＮＶ回路２４の入力端子の負
荷容量をＣｘ（２４），ＮＡＮＤ回路２２の駆動能力を
Ｒ（２２）と表すことにすると、 Ｔｒｉ（２３）＝［Ｃｘ（２３）＋Ｃｘ（２４）］×Ｒ
（２２） で得ることができる。各ＮＡＮＤ回路２２，２３の他の
端子についても同様にして入力信号の立ち上がり時間Ｔ
ｒｉを求めることができる。

【００４１】次に、ファンアウトの値の計算は、各論理
ゲートの出力信号の配線に負荷される全容量値として表
されるから、例えば、ＮＡＮＤ回路２２のファンアウト
ＦＯ（２２）は、 ＦＯ（２２）＝Ｃｘ（２３）＋Ｃｘ（２４） として得ることができる。他の論理ゲートの端子につい
ても同様に計算することができる。

【００４２】ここで、パラメタライズライブラリ記憶部
９に記憶されているパラメタライズライブラリには、上
述の計算に用いた入力端子の負荷容量Ｃｘや駆動能力Ｒ
などの値については、レイアウト情報１３やプロセス情
報１４の各素子設計パラメータに対応したデータをパラ
メータとした関数として表現されており、したがって、
これらのデータを用いて求めることができる。

【００４３】さて、パラメタライズライブラリ記憶部９
内には、あらかじめ図１０，図１１に示すような消費電
力Ｐｗおよび遅延時間Ｔｄのテーブルが記憶されてい
る。これらは、消費電力Ｐｗおよび遅延時間Ｔｄの値を
それぞれ入力端子の立ち上がり時間Ｔｒｉおよびファン
アウトＦＯの値から求めるように構成されており、上述
のようにして計算により得られた入力端子の立ち上がり
時間ＴｒｉおよびファンアウトＦＯの値に基づいてテー
ブルを参照して消費電力Ｐｗおよび遅延時間Ｔｄを求め
る。なお、このテーブルに記述されている消費電力Ｐｗ
および遅延時間Ｔｄのデータは、あらかじめ回路シミュ
レーションなどによって求めたもので、必要な程度の適
宜のデータ間隔で区切って計算したものである。

【００４４】この場合、テーブルに記述されている立ち
上がり時間Ｔｒｉの値あるいはファンアウトＦＯの値に
対して、計算により得られた値が直接該当するものがな
く、それらの中間的な値をとる場合があるが、このとき
には、計算により得られた値の両側のテーブルの値に対
して直線的に内挿して対応する消費電力Ｐｗ，遅延時間
Ｔｄを補間する。立ち上がり時間Ｔｒｉおよびファンア
ウトＦＯの両者について補間する場合には、いわゆる面
補間を行なうことで中間的な値にも対応して計算するこ
とにより、より精度の高い消費電力Ｐｗおよび遅延時間
Ｔｄの値を得ることができる。

【００４５】このようにして各論理ゲートに対して消費
電力Ｐｗおよび遅延時間Ｔｄを求めると、これにより、
図９に示すような各論理ゲート毎に対応した消費電力Ｐ
ｗおよび遅延時間Ｔｄのライブラリを得ることができ、
仮ライブラリ生成手段６は、これを仮ライブラリとして
仮ライブラリ記憶部１０に記憶させるようになる。

【００４６】次に、論理シミュレーション手段７は、論
理シミュレーションステップＳ３を実施し、修正ネット
リスト記憶部１１に記憶されている修正ネットリストお
よび仮ライブラリ記憶部１０に記憶されている仮ライブ
ラリの消費電力Ｐｗおよび遅延時間Ｔｄのライブラリの
各データを参照して論理シミュレーションを行なうよう
になる。これにより、通常の論理シミュレーションと同
様にして、仮ライブラリの遅延時間Ｔｄを用いて論理回
路２１全体の遅延時間を求め、これによって全体のイベ
ント数が確認された後、消費電力を計算することで遅延
時間データ１５および消費電力データ１６を得ることが
できるようになる。

【００４７】このような本実施形態によれば、論理回路
の設計に当たって、各論理ゲートを構成するレイアウト
情報やプロセス情報などの素子設計パラメータ情報が変
更される場合に、これらの変更に基づいた遅延時間およ
び消費電力の仮ライブラリをパラメタライズライブラリ
に基づいて生成した後に論理シミュレーションを実行す
るので、素子設計パラメータの変更に伴う回路シミュレ
ーションなどの実施で遅延時間や消費電力を求める従来
の方法と異なり、計算精度はこれには及ばないものの迅
速且に比較的精度の高い論理シミュレーションを実施す
ることができるようになる。

【００４８】また、これによって、同一の論理ゲートで
あっても多種のレイアウト情報を有するカスタム設計の
論理回路構成においても、これらに個々に対応してあら
かじめライブラリを生成しておく必要がなく、各論理回
路の論理シミュレーション毎に必要なライブラリを仮ラ
イブラリとして生成することができるので、ライブラリ
を肥大化させることなく、且つレイアウト情報を記述す
るだけの簡単な方法により論理シミュレーションを実現
することができるようになる。

【００４９】なお、上記実施形態において説明した仮ラ
イブラリは、一般的な回路シミュレーションにより得ら
れる遅延時間や消費電力のデータに比べると、迅速且つ
簡便に行なう関係で精度的にはやや低下する場合があ
る。しかし、この点については、計算する手法をより詳
細にすることや、実際の特性に則したものに設定するこ
とで改善することが可能である。これは、要求されてい
る論理シミュレーションの精度や所要時間との関係もあ
るが、一律に回路シミュレーションを必要とする従来の
ものに比べると、本実施形態のものにおいては、目的と
する精度に対応して選択的に論理シミュレーションを実
施することができる点で設計の変更に対する自由度が高
められるようになる。

【００５０】（第２の実施形態）図１２は、本発明の第
２の実施形態を示すもので、第１の実施形態と異なると
ころは、実際に論理シミュレーションを実施することと
は別途に仮ライブラリを生成するようにしたところであ
る。すなわち、装置の構成としては第１の実施形態にお
けるものと同様のもので、論理シミュレーション手段７
を用いないで仮ライブラリを生成するところまでを実施
するようにしたものである。

【００５１】図１２に示しているように、あらかじめ素
子設計パラメータ情報として各論理ゲートに使用するレ
イアウト情報１３やプロセス情報１４を入力すると、仮
ライブラリ生成手段６により仮ライブラリ生成ステップ
Ｓ２ａが実行される。仮ライブラリの生成にあたって
は、第１の実施形態と同様にして計算を行なうが、この
とき、修正ネットリストを用いないで、直接レイアウト
情報１３を参照して各パラメータを演算する。これによ
り、前述した図８に示したパラメタライズライブラリの
記述を参照して図９に示したような仮ライブラリを生成
する。

【００５２】これにより、レイアウトやプロセスなどの
素子設計パラメータの変更に伴うライブラリの変更を行
なった場合でも、迅速且つ一定の精度で変更に対応した
ライブラリを生成することができるようになる。この結
果、変更後のレイアウトやプロセスによって設計した論
理回路に対する論理シミュレーションを迅速に行なうこ
とができるようになる。

【００５３】また、あらかじめ論理回路に対応して上述
のようにして仮ライブラリを生成することにより、一般
的な論理シミュレーションの装置を使用する場合でも、
得られた仮ライブラリのデータを用いることで迅速に論
理シミュレーションを実施することができるようにな
る。

【００５４】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。消費電
力及び遅延時間を求める際に、テーブルを用いて行なう
構成としたが、入力信号の立ち上がり時間およびファン
アウトを含んだ関数を記述してこれにパラメータデータ
を代入することにより求める構成としても良いし、適当
な条件文を設定してこれらの条件を満たす領域のデータ
として求めるようにした構成としても良い。

【００５５】遅延時間に加えて消費電力を計算する論理
シミュレーションに適用した場合について説明したが、
消費電力のデータを必要としない場合には遅延時間のみ
について求めるようにしても良い。第１の実施形態にお
いては、仮ライブラリ生成ステップを別途に設けてこれ
を仮ライブラリ記憶部１０に記憶させる構成としなくと
も、論理シミュレーションのステップ中で同時に仮ライ
ブラリを生成しながら得られたライブラリデータを用い
て行なうようにしても良い。

【００５６】レイアウト情報１３やプロセス情報１４と
して用いる素子設計パラメータの種類としては、上記し
たもの以外に、レイアウト情報としてゲート長，ドレイ
ン・ソース周囲長などのパラメータを組み入れることが
できるし、プロセス情報として接合容量，配線層数，チ
ャネルの移動度，コンタクト抵抗あるいはＳＰＩＣＥパ
ラメータなどのパラメータを組み入れることができ、遅
延時間や消費電力の値に影響を及ぼすと想定されるパラ
メータを適宜導入することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す処理手順の概略
的な流れ図

【図２】概略的なブロック構成図

【図３】論理シミュレーションの具体例として用いた論
理回路の構成図

【図４】ネットリストの記述例

【図５】レイアウト情報およびプロセス情報のパラメー
タを説明するためのＭＯＳＦＥＴの構成図

【図６】レイアウト情報およびプロセス情報の記述例

【図７】修正ネットリストの記述例

【図８】パラメタライズライブラリの記述例

【図９】遅延時間および消費電力の仮ライブラリの記述
例

【図１０】消費電力のテーブル

【図１１】遅延時間のテーブル

【図１２】本発明の第２の実施形態を示す図１相当図

【符号の説明】

１は論理シミュレーション装置、２は演算処理装置、３
は入力装置、４は出力装置、５は修正ネットリスト生成
手段、６は仮ライブラリ生成手段、７は論理シミュレー
ション手段、８は記憶部、９はパラメタライズライブラ
リ記憶部、１０は仮ライブラリ記憶部、１１は修正ネッ
トリスト記憶部、１２はネットリスト、１３はレイアウ
ト情報、１４はプロセス情報、１５は遅延時間データ、
１６は消費電力データ、２１は論理回路、２２，２３は
ＮＡＮＤ（負論理積）回路、２４はＩＮＶ（反転）回路
である。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 論理ゲートレベルのパラメタライズライ
   ブラリおよびこのパラメタライズライブラリの各論理ゲ
   ートに対応したパラメータを設定する素子設計パラメー
   タ情報に基づいて前記各論理ゲートの遅延時間ライブラ
   リを生成するライブラリ生成方法において、 前記パラメタライズライブラリは、前記各論理ゲートの
   入力端子の負荷容量および駆動能力の値を前記素子設計
   パラメータ情報に基づいた関数として設定されており、 前記遅延時間ライブラリの生成の過程においては、前記
   パラメタライズライブラリによる前記入力端子の負荷容
   量および駆動能力から前記論理ゲートの入力信号の傾き
   のデータおよびファンアウトを演算するステップと、演
   算により求められた入力信号の傾きとファンアウトとか
   らその論理ゲートに対応した前記遅延時間を求めるステ
   ップとを実行して前記遅延時間ライブラリを生成するこ
   とを特徴とするライブラリ生成方法。
2. 【請求項２】 請求項１に記載のライブラリ生成方法に
   おいて、 前記素子設計パラメータ情報は、前記論理ゲートのレイ
   アウト情報を含んでいることを特徴とするライブラリ生
   成方法。
3. 【請求項３】 請求項１または２に記載のライブラリ生
   成方法において、 前記素子設計パラメータ情報は、前記論理ゲートを形成
   するプロセスパラメータを示すプロセス情報を含んでい
   ることを特徴とするライブラリ生成方法。
4. 【請求項４】 請求項１ないし３のいずれかに記載のラ
   イブラリ生成方法において、 前記遅延時間を求めるステップでは、前記論理ゲートの
   入力信号の傾きのデータおよびファンアウトの関数とし
   て定義された遅延時間関数に基づいて前記遅延時間を求
   めることを特徴とするライブラリ生成方法。
5. 【請求項５】 請求項１ないし３のいずれかに記載のラ
   イブラリ生成方法において、 前記遅延時間を求めるステップでは、あらかじめ設定さ
   れた前記論理ゲートの入力信号の傾きのデータおよびフ
   ァンアウトから決まる遅延時間のテーブルを参照して前
   記遅延時間を求めることを特徴とするライブラリ生成方
   法。
6. 【請求項６】 請求項５に記載のライブラリ生成方法に
   おいて、 前記遅延時間を求めるステップでは、前記遅延時間のテ
   ーブルに設定されている入力信号の傾きのデータあるい
   はファンアウトのデータに対して前記演算により求めら
   れた前記論理ゲートの入力信号の傾きのデータおよびフ
   ァンアウトの値が直接該当しないときに前記テーブルに
   設定されている値を補間して前記遅延時間を求めるよう
   にした補間処理ステップを含んでいることを特徴とする
   ライブラリ生成方法。
7. 【請求項７】 請求項１ないし６のいずれかに記載のラ
   イブラリ生成方法において、 前記論理ゲートの入力信号の傾きのデータおよびファン
   アウトを演算するステップにより求められた入力信号の
   傾きとファンアウトのデータからその論理ゲートに対応
   した消費電力を求めるステップを設け、消費電力ライブ
   ラリを生成することを特徴とするライブラリ生成方法。
8. 【請求項８】 請求項７に記載のライブラリ生成方法に
   おいて、 前記消費電力を求めるステップでは、前記論理ゲートの
   入力信号の傾きのデータおよびファンアウトの関数とし
   て定義された消費電力関数に基づいて前記消費電力を求
   めることを特徴とするライブラリ生成方法。
9. 【請求項９】 請求項７または８に記載のライブラリ生
   成方法において、 前記消費電力を求めるステップでは、あらかじめ設定さ
   れた前記論理ゲートの入力信号の傾きのデータおよびフ
   ァンアウトから決まる消費電力のテーブルを参照して前
   記消費電力を求めることを特徴とするライブラリ生成方
   法。
10. 【請求項１０】 請求項９に記載のライブラリ生成方法
    において、 前記消費電力を求めるステップでは、前記消費電力のテ
    ーブルに設定されている入力信号の傾きのデータあるい
    はファンアウトのデータに対して前記演算により求めら
    れた前記論理ゲートの入力信号の傾きのデータおよびフ
    ァンアウトの値が直接該当しないときに前記テーブルに
    設定されている値を補間して前記消費電力を求めるよう
    にした補間処理ステップを含んでいることを特徴とする
    ライブラリ生成方法。
11. 【請求項１１】 論理回路のネットリストおよび論理ゲ
    ートレベルに対応して設定された遅延時間ライブラリに
    基づいて論理シミュレーションを実施して前記論理回路
    の遅延時間を計算するシミュレーション方法において、 前記論理回路のネットリストおよび対応する各論理ゲー
    トのレイアウト情報からレイアウト情報を含んでなる修
    正ネットリストを生成する修正ネットリスト生成ステッ
    プと、 前記各論理ゲートに対するパラメタライズライブラリお
    よびこのパラメタライズライブラリの各論理ゲートに対
    応したパラメータを設定する素子設計パラメータ情報に
    基づいて前記各論理ゲートの遅延時間に関する仮ライブ
    ラリを生成する仮ライブラリ生成ステップと、 前記修正ネットリストおよび前記仮ライブラリに基づい
    て前記論理シミュレーションを実施して前記論理回路の
    遅延時間を計算する論理シミュレーションステップとを
    備え、 前記パラメタライズライブラリは、前記各論理ゲートの
    入力端子の負荷容量および駆動能力の値を前記素子設計
    パラメータ情報に基づいた関数として設定されており、 前記遅延時間の仮ライブラリの生成の過程においては、
    前記パラメタライズライブラリによる前記入力端子の負
    荷容量および駆動能力から前記論理ゲートの入力信号の
    傾きのデータおよびファンアウトを演算するステップ
    と、演算により求められた入力信号の傾きとファンアウ
    トとからその論理ゲートに対応した前記遅延時間を求め
    るステップとを実行して前記遅延時間の仮ライブラリを
    生成することを特徴とするシミュレーション方法。
12. 【請求項１２】 請求項１１に記載のシミュレーション
    方法において、 前記素子設計パラメータ情報は、前記論理ゲートのレイ
    アウト情報を含んでいることを特徴とするシミュレーシ
    ョン方法。
13. 【請求項１３】 請求項１１または１２に記載のシミュ
    レーション方法において、 前記素子設計パラメータ情報は、前記論理ゲートを形成
    するプロセスパラメータを示すプロセス情報を含んでい
    ることを特徴とするシミュレーション方法。
14. 【請求項１４】 請求項１１ないし１３のいずれかに記
    載のシミュレーション方法において、 前記遅延時間を求めるステップでは、前記論理ゲートの
    入力信号の傾きのデータおよびファンアウトの関数とし
    て定義された遅延時間関数に基づいて前記遅延時間を求
    めることを特徴とするシミュレーション方法。
15. 【請求項１５】 請求項１１ないし１３のいずれかに記
    載のシミュレーション方法において、 前記遅延時間を求めるステップでは、あらかじめ設定さ
    れた前記論理ゲートの入力信号の傾きのデータおよびフ
    ァンアウトから決まる遅延時間のテーブルを参照して前
    記遅延時間を求めることを特徴とするシミュレーション
    方法。
16. 【請求項１６】 請求項１５に記載のシミュレーション
    方法において、 前記遅延時間を求めるステップでは、前記遅延時間のテ
    ーブルに設定されている入力信号の傾きのデータあるい
    はファンアウトのデータに対して前記演算により求めら
    れた前記論理ゲートの入力信号の傾きのデータおよびフ
    ァンアウトの値が直接該当しないときに前記テーブルに
    設定されている値を補間して前記遅延時間を求めるよう
    にした補間処理ステップを含んでいることを特徴とする
    シミュレーション方法。
17. 【請求項１７】 請求項１１ないし１６のいずれかに記
    載のシミュレーション方法において、 前記論理ゲートの入力信号の傾きのデータおよびファン
    アウトを演算するステップにより求められた入力信号の
    傾きとファンアウトのデータからその論理ゲートに対応
    した消費電力を求めるステップを設け、消費電力の仮ラ
    イブラリを生成するステップを設け、 前記論理シミュレーションステップにおいては、前記修
    正ネットリストおよび前記消費電力の仮ライブラリに基
    づいて前記論理回路の消費電力を計算することを特徴と
    するシミュレーション方法。
18. 【請求項１８】 請求項１７に記載のシミュレーション
    方法において、 前記消費電力を求めるステップでは、前記論理ゲートの
    入力信号の傾きのデータおよびファンアウトの関数とし
    て定義された消費電力関数に基づいて前記消費電力を求
    めることを特徴とするシミュレーション方法。
19. 【請求項１９】 請求項１７または１８に記載のシミュ
    レーション方法において、 前記消費電力を求めるステップでは、あらかじめ設定さ
    れた前記論理ゲートの入力信号の傾きのデータおよびフ
    ァンアウトから決まる消費電力のテーブルを参照して前
    記消費電力を求めることを特徴とするシミュレーション
    方法。
20. 【請求項２０】 請求項１９に記載のシミュレーション
    方法において、 前記消費電力を求めるステップでは、前記消費電力のテ
    ーブルに設定されている入力信号の傾きのデータあるい
    はファンアウトのデータに対して前記演算により求めら
    れた前記論理ゲートの入力信号の傾きのデータおよびフ
    ァンアウトの値が直接該当しないときに前記テーブルに
    設定されている値を補間して前記消費電力を求めるよう
    にした補間処理ステップを含んでいることを特徴とする
    シミュレーション方法。