JPH05342378A - エバリエーションチップ - Google Patents
エバリエーションチップInfo
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- JPH05342378A JPH05342378A JP4149638A JP14963892A JPH05342378A JP H05342378 A JPH05342378 A JP H05342378A JP 4149638 A JP4149638 A JP 4149638A JP 14963892 A JP14963892 A JP 14963892A JP H05342378 A JPH05342378 A JP H05342378A
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Links
- 238000011156 evaluation Methods 0.000 title description 3
- 238000012545 processing Methods 0.000 claims description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 10
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 10
- 238000012546 transfer Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 より汎用的な制御を行うモニタＲＯＭをエバ
リエーションチップに持たせることにより、外部制御が
容易なエバリエーションチップを提供すること。 【構成】 マイクロコンピュータ等のデバック装置で使
用されるエバリエーションチップにおいて、特定命令を
実行させるためのモニタＲＯＭ１とこのモニタＲＯＭ１
に数ビットの制御ビットＭ0 〜Ｍ3 を設け、これら制御
ビットにより制御されるレジスタおよびカウンタとによ
りデバッグ機能を実現した。
リエーションチップに持たせることにより、外部制御が
容易なエバリエーションチップを提供すること。 【構成】 マイクロコンピュータ等のデバック装置で使
用されるエバリエーションチップにおいて、特定命令を
実行させるためのモニタＲＯＭ１とこのモニタＲＯＭ１
に数ビットの制御ビットＭ0 〜Ｍ3 を設け、これら制御
ビットにより制御されるレジスタおよびカウンタとによ
りデバッグ機能を実現した。
Description
【０００１】
【産業上の利用分野】本発明は大規模集積回路（ＬＳ
Ｉ）におけるエバリエーションチップ、より具体的には
１チップマイクロコンピュータやディジタル信号処理プ
ロセッサ等に有利に適用され、プログラム・メモリをチ
ップの内部あるいは外部に有するＬＳＩの評価用チップ
（エバリエーションチップ）に関する。
Ｉ）におけるエバリエーションチップ、より具体的には
１チップマイクロコンピュータやディジタル信号処理プ
ロセッサ等に有利に適用され、プログラム・メモリをチ
ップの内部あるいは外部に有するＬＳＩの評価用チップ
（エバリエーションチップ）に関する。
【０００２】
【従来の技術】従来、この種のエバリエーションチップ
は、プログラムのデバッグが行えるように、外部からの
命令の挿入、実行制御、内部レジスタの表示・変更等の
機能を専用ロジックにて実現していた。
は、プログラムのデバッグが行えるように、外部からの
命令の挿入、実行制御、内部レジスタの表示・変更等の
機能を専用ロジックにて実現していた。
【０００３】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、マイクロコンピュータ等の内部タイミ
ングに合わせ、専用ロジックにてデバッグを行うように
していたため、その開発に多大な労力を要し、また本来
のチップと異った動作をしてしまう等のバグが発生しや
すかった。
な従来技術では、マイクロコンピュータ等の内部タイミ
ングに合わせ、専用ロジックにてデバッグを行うように
していたため、その開発に多大な労力を要し、また本来
のチップと異った動作をしてしまう等のバグが発生しや
すかった。
【０００４】また、従来のエバリエーションチップとし
ての機能設計は、実際にはたとえばマイクロコンピュー
タとして機能する本チップと比べて軽視される傾向にあ
り、チップ外で多くの制御をするというアプローチが一
般的であった。その結果、命令の挿入や実行制御、内部
レジスタの表示という複雑なインタフェースをエバリエ
ーションチップに持たせていた。このため、外部インタ
ーフェースが複雑となり、非常に使いづらいと言う欠点
があった。
ての機能設計は、実際にはたとえばマイクロコンピュー
タとして機能する本チップと比べて軽視される傾向にあ
り、チップ外で多くの制御をするというアプローチが一
般的であった。その結果、命令の挿入や実行制御、内部
レジスタの表示という複雑なインタフェースをエバリエ
ーションチップに持たせていた。このため、外部インタ
ーフェースが複雑となり、非常に使いづらいと言う欠点
があった。
【０００５】本発明はこのような従来技術の欠点を解消
し、より汎用的な制御を行うモニタＲＯＭをエバリエー
ションチップに持たせることにより、外部制御が容易な
エバリエーションチップを提供することを目的とする。
し、より汎用的な制御を行うモニタＲＯＭをエバリエー
ションチップに持たせることにより、外部制御が容易な
エバリエーションチップを提供することを目的とする。
【０００６】
【課題を解決するための手段および作用】本発明は上述
の課題を解決するために、大規模集積回路のデバックの
際に使用されるエバリエーションチップは、特定命令を
実行させるための複数の命令が格納されているととも
に、数ビットの制御ビットが設けられている記憶手段
と、制御ビットにより制御されるレジスタおよびカウン
タとを有し、デバックの際には、記憶手段の命令および
制御ビットにより、記憶手段の命令および大規模集積回
路のプログラムメモリが選択的に実行されることにより
デバック処理が行われる。
の課題を解決するために、大規模集積回路のデバックの
際に使用されるエバリエーションチップは、特定命令を
実行させるための複数の命令が格納されているととも
に、数ビットの制御ビットが設けられている記憶手段
と、制御ビットにより制御されるレジスタおよびカウン
タとを有し、デバックの際には、記憶手段の命令および
制御ビットにより、記憶手段の命令および大規模集積回
路のプログラムメモリが選択的に実行されることにより
デバック処理が行われる。
【０００７】
【実施例】次に添付図面を参照して本発明によるエバリ
エーションチップの実施例を詳細に説明する。
エーションチップの実施例を詳細に説明する。
【０００８】図１は、本発明の実施例を示すブロック図
であり、符号１は特定命令を格納しておくモニタＲＯ
Ｍ、符号３，４はセレクタ、符号５はインストラクショ
ンレジスタ（ＩＲ）、符号６はプログラムカウンタ（Ｐ
Ｃ）、符号１０はブレークポインタ（ＢＰ）、符号１１
はアドレスレジスタ（ＡＤＲ）、符号１２はモニタＲＯ
Ｍ用プログラムカウンタ（ＰＣ０）、符号１３は入出力
レジスタ（Ｉ／Ｏ）である。
であり、符号１は特定命令を格納しておくモニタＲＯ
Ｍ、符号３，４はセレクタ、符号５はインストラクショ
ンレジスタ（ＩＲ）、符号６はプログラムカウンタ（Ｐ
Ｃ）、符号１０はブレークポインタ（ＢＰ）、符号１１
はアドレスレジスタ（ＡＤＲ）、符号１２はモニタＲＯ
Ｍ用プログラムカウンタ（ＰＣ０）、符号１３は入出力
レジスタ（Ｉ／Ｏ）である。
【０００９】モニタＲＯＭ１の出力・インストラクショ
ン部（ＩＮＳＴＲＵＣＴＩＯＮ）は、何も実行しないＮ
ＯＰ命令や、ジャンプ命令、内部レジスタ・リード用転
送命令群および内部レジスタ・ライト用転送命令群等が
格納されている。モニタＲＯＭ１の出力・インストラク
ション部において、アドレス部等、その一部はセレクタ
３に入力され、それ以外の部分はセレクタ３の出力とと
もにセレクタ４に入力される。
ン部（ＩＮＳＴＲＵＣＴＩＯＮ）は、何も実行しないＮ
ＯＰ命令や、ジャンプ命令、内部レジスタ・リード用転
送命令群および内部レジスタ・ライト用転送命令群等が
格納されている。モニタＲＯＭ１の出力・インストラク
ション部において、アドレス部等、その一部はセレクタ
３に入力され、それ以外の部分はセレクタ３の出力とと
もにセレクタ４に入力される。
【００１０】一方、セレクタ３の他方の入力端子には、
プログラムを実行させる場合のスタートアドレスを設定
するアドレスレジスタ１１の出力端子と接続され、また
セレクタ４の他方の入力端子には、プログラムカウンタ
６によりアドレス指定されるプログラムメモリ１５の出
力端子が接続される。さらに、モニタＲＯＭ１の制御用
ビット部（Ｍ0 ，Ｍ1 ，Ｍ2 ，Ｍ3 ）はラッチ２に接続
され、これにその時の制御用ビットＭ0 ，Ｍ1 ，Ｍ2 ，
Ｍ3 が入力される。
プログラムを実行させる場合のスタートアドレスを設定
するアドレスレジスタ１１の出力端子と接続され、また
セレクタ４の他方の入力端子には、プログラムカウンタ
６によりアドレス指定されるプログラムメモリ１５の出
力端子が接続される。さらに、モニタＲＯＭ１の制御用
ビット部（Ｍ0 ，Ｍ1 ，Ｍ2 ，Ｍ3 ）はラッチ２に接続
され、これにその時の制御用ビットＭ0 ，Ｍ1 ，Ｍ2 ，
Ｍ3 が入力される。
【００１１】デバッグ用データ・バスＤＢｉ端子は、デ
バックレジスタ１０，１１，１２，１３に接続され、デ
ータのリード／ライトを行う。バーＲＤ、バーＷＲ、Ｄ
Ａｉ端子は、非同期インターフェース制御回路１４に入
力され、内部タイミングに同期された後、デバックレジ
スタ１０〜１３のリード／ライトを行う。なお、図面に
おいてその符号上に“￣”のあるものは、“バーＲＤ”
のように本明細書ではその前に“バー”を付与して示
す。
バックレジスタ１０，１１，１２，１３に接続され、デ
ータのリード／ライトを行う。バーＲＤ、バーＷＲ、Ｄ
Ａｉ端子は、非同期インターフェース制御回路１４に入
力され、内部タイミングに同期された後、デバックレジ
スタ１０〜１３のリード／ライトを行う。なお、図面に
おいてその符号上に“￣”のあるものは、“バーＲＤ”
のように本明細書ではその前に“バー”を付与して示
す。
【００１２】入出力レジスタ１３は、内部データ・バス
に接続され、マイクロコンピュータ等が本来持っている
レジスタ、すなわち入力レジスタ、出力レジスタ、テン
ポラリレジスタまたはアキュムレータなどのリード／ラ
イトを行う。プログラムカウンタ１２は、モニタＲＯＭ
１のアドレスを指定するカウンタである。
に接続され、マイクロコンピュータ等が本来持っている
レジスタ、すなわち入力レジスタ、出力レジスタ、テン
ポラリレジスタまたはアキュムレータなどのリード／ラ
イトを行う。プログラムカウンタ１２は、モニタＲＯＭ
１のアドレスを指定するカウンタである。
【００１３】ブレーク・ポインタ１０は、プログラムを
実行する場合のストップアドレスが設定されるポインタ
であり、その出力端子は比較器９に接続されている。ま
た、比較器９の他方の入力端子には、プログラムカウン
タ６の出力が接続されている。比較器９は、これら両ア
ドレスが一致した場合にその出力が“１”となり、オア
回路８の入力端子に出力される。
実行する場合のストップアドレスが設定されるポインタ
であり、その出力端子は比較器９に接続されている。ま
た、比較器９の他方の入力端子には、プログラムカウン
タ６の出力が接続されている。比較器９は、これら両ア
ドレスが一致した場合にその出力が“１”となり、オア
回路８の入力端子に出力される。
【００１４】オア回路８の他方の入力端子には、外部リ
セット（ＲＥＳＥＴ）およびラッチ回路２からのラッチ
出力Ｍ3 が入力される。オア回路７の出力端子は、セッ
ト・リセット端子を有するフリップフロップ７のセット
側に接続されている。また、このフリップフロップ７の
リセット側には、ラッチ回路２のラッチ出力Ｍ2 が入力
される。
セット（ＲＥＳＥＴ）およびラッチ回路２からのラッチ
出力Ｍ3 が入力される。オア回路７の出力端子は、セッ
ト・リセット端子を有するフリップフロップ７のセット
側に接続されている。また、このフリップフロップ７の
リセット側には、ラッチ回路２のラッチ出力Ｍ2 が入力
される。
【００１５】フリップフロップ７の出力端子Ｑは、外部
ＦＬＡＧ端子、プログラム・カウンタ６のインクリメン
ト禁止制御端子ＩＮＨおよびセレクタ４の制御端子に接
続されている。セレクタ４はフリップフロップ７の出力
Ｑにより制御される。
ＦＬＡＧ端子、プログラム・カウンタ６のインクリメン
ト禁止制御端子ＩＮＨおよびセレクタ４の制御端子に接
続されている。セレクタ４はフリップフロップ７の出力
Ｑにより制御される。
【００１６】ラッチ回路２のラッチ出力Ｍφは、プラグ
ラムカウンタ１２のリセット端子Ｒに入力され、このカ
ウンタＰＣ０のリセット制御を行う。ラッチ出力Ｍ
1 は、セレクタ３の制御端子に出力されこのセレクタ３
の制御を行う。
ラムカウンタ１２のリセット端子Ｒに入力され、このカ
ウンタＰＣ０のリセット制御を行う。ラッチ出力Ｍ
1 は、セレクタ３の制御端子に出力されこのセレクタ３
の制御を行う。
【００１７】ここでラッチ出力Ｍ0 〜Ｍ3 の意味を説明
する。出力Ｍ0 は、プログラムカウンタ１２のリセット
制御を行う出力であり、“１”の場合にカウンタ１２が
“０”にリセットされる。出力Ｍ1 は、モニタＲＯＭ１
のＪＭＰ命令実行時にモニタＲＯＭ１のインストラクシ
ョン部とアドレスレジスタ１１との選択制御を行う出力
であり、この信号が“１”の場合はアドレスレジスタ１
１の内容がジャンプ・アドレスとして選択される。
する。出力Ｍ0 は、プログラムカウンタ１２のリセット
制御を行う出力であり、“１”の場合にカウンタ１２が
“０”にリセットされる。出力Ｍ1 は、モニタＲＯＭ１
のＪＭＰ命令実行時にモニタＲＯＭ１のインストラクシ
ョン部とアドレスレジスタ１１との選択制御を行う出力
であり、この信号が“１”の場合はアドレスレジスタ１
１の内容がジャンプ・アドレスとして選択される。
【００１８】出力Ｍ2 は、フリップフロップ７の制御を
行う。この信号が“１”の場合、フリップフロップ７の
出力が“０”となり、プログラム・カウンタ６のインク
リメントが実行される。また、フリップフロップの出力
はセレクタ４にも入力され、プログラムメモリ１５の出
力がインストラクションとして選択される。出力Ｍ
3は、オア回路８を通しフリップフロップ７のセット信
号を制御する。この信号が“１”の場合、フリップフロ
ップ７の出力が“１”となり、プログラム・カウンタ１
５のインクリメントが抑止され、さらにモニタＲＯＭ１
の出力がセレクタ４によりインストラクションとして選
択される。
行う。この信号が“１”の場合、フリップフロップ７の
出力が“０”となり、プログラム・カウンタ６のインク
リメントが実行される。また、フリップフロップの出力
はセレクタ４にも入力され、プログラムメモリ１５の出
力がインストラクションとして選択される。出力Ｍ
3は、オア回路８を通しフリップフロップ７のセット信
号を制御する。この信号が“１”の場合、フリップフロ
ップ７の出力が“１”となり、プログラム・カウンタ１
５のインクリメントが抑止され、さらにモニタＲＯＭ１
の出力がセレクタ４によりインストラクションとして選
択される。
【００１９】次に、図１および図２を用いて本実施例の
動作を説明する。
動作を説明する。
【００２０】ＲＥＳＥＴ信号解除後、ＰＣおよびＰＣ０
は“０”にリセットされ、さらに７のＳ−ＲＦＦは、
“１”にセットされている。従って前述したように、Ｐ
Ｃインクリメントは抑止され、インストラクションはモ
ニタＲＯＭの０番地を実行する。次に、図２のタイムチ
ャートよりプログラムカウンタ１２（ＰＣ０）は、ラッ
チ出力Ｍ0 によりセットされ、０番地、すなわちＮＯＰ
命令を実行し続ける。
は“０”にリセットされ、さらに７のＳ−ＲＦＦは、
“１”にセットされている。従って前述したように、Ｐ
Ｃインクリメントは抑止され、インストラクションはモ
ニタＲＯＭの０番地を実行する。次に、図２のタイムチ
ャートよりプログラムカウンタ１２（ＰＣ０）は、ラッ
チ出力Ｍ0 によりセットされ、０番地、すなわちＮＯＰ
命令を実行し続ける。
【００２１】次に、ある特定番地からある特定番地まで
を実行させる場合について説明する。このとき、あらか
じめアドレス１１にはスタート番地（ｎ番地）が、ブレ
ークポインタ１０にはストップ番地（ｍ番地）がそれぞ
れ書込まれているものとする。
を実行させる場合について説明する。このとき、あらか
じめアドレス１１にはスタート番地（ｎ番地）が、ブレ
ークポインタ１０にはストップ番地（ｍ番地）がそれぞ
れ書込まれているものとする。
【００２２】バーＷＲ端子よりプログラムカウンタＰＣ
０に２番地を書込む。このＰＣ０の出力によりモニタＲ
ＯＭ１の２番地が読出され、インストラクションレジス
タ（ＩＲ）５にはＪＭＰ命令がセットされる。この時、
ラッチ出力Ｍ1 によりジャンプアドレスとしては、アド
レス１１の出力が選択される。
０に２番地を書込む。このＰＣ０の出力によりモニタＲ
ＯＭ１の２番地が読出され、インストラクションレジス
タ（ＩＲ）５にはＪＭＰ命令がセットされる。この時、
ラッチ出力Ｍ1 によりジャンプアドレスとしては、アド
レス１１の出力が選択される。
【００２３】このＪＭＰ命令が実行され、プログラムカ
ウンタ６（ＰＣ）がｎ番地となるとともに、ラッチ出力
Ｍ2 によりフリップフロップ７が“０”にリセットさ
れ、プログラムカウンタＰＣのインクリメント禁止が解
除される。さらに、セレクタ４は、プログラム・メモリ
１５の出力を選択し、制御がプログラム・メモリ１５側
に移る。従ってプログラム・メモリのｎ番地より実行が
開始される。
ウンタ６（ＰＣ）がｎ番地となるとともに、ラッチ出力
Ｍ2 によりフリップフロップ７が“０”にリセットさ
れ、プログラムカウンタＰＣのインクリメント禁止が解
除される。さらに、セレクタ４は、プログラム・メモリ
１５の出力を選択し、制御がプログラム・メモリ１５側
に移る。従ってプログラム・メモリのｎ番地より実行が
開始される。
【００２４】プログラムカウンタＰＣ０はラッチ出力Ｍ
0 信号により０番地を指定し続ける。プログラムカウン
タＰＣがｍ番地になった時点で比較器９の出力が“１”
となり、フリップフロップ７が“１”にセットされ、制
御がモニタＲＯＭ１に戻り０番地のＮＯＰ命令を実行し
続ける。以上でプログラムのｎ番地からｍ番地までの実
行が完了する。
0 信号により０番地を指定し続ける。プログラムカウン
タＰＣがｍ番地になった時点で比較器９の出力が“１”
となり、フリップフロップ７が“１”にセットされ、制
御がモニタＲＯＭ１に戻り０番地のＮＯＰ命令を実行し
続ける。以上でプログラムのｎ番地からｍ番地までの実
行が完了する。
【００２５】次にプログラムカウンタＰＣ０に３番地を
書込むことによりＭＯＶ命令を実行し、内部レジスタの
値を入出力レジスタ１３に転送する。この時、ラッチ出
力Ｍ3 に関係なく、フリップフロップの出力は“１”を
維持する。この入出力レジスタ１３を外部バーＲＤ信号
によりエバチップ外に読出す。以降、４番地，５番地，
…ｎ−１番地を繰り返すことにより、全レジスタの内容
を読み出すことができる。なお、モニタＲＯＭ１の１番
地は、プログラム暴走時の強制ブレークの際に用いる番
地である。
書込むことによりＭＯＶ命令を実行し、内部レジスタの
値を入出力レジスタ１３に転送する。この時、ラッチ出
力Ｍ3 に関係なく、フリップフロップの出力は“１”を
維持する。この入出力レジスタ１３を外部バーＲＤ信号
によりエバチップ外に読出す。以降、４番地，５番地，
…ｎ−１番地を繰り返すことにより、全レジスタの内容
を読み出すことができる。なお、モニタＲＯＭ１の１番
地は、プログラム暴走時の強制ブレークの際に用いる番
地である。
【００２６】
【発明の効果】このように本発明のエバリエーションチ
ップによれば、モニタＲＯＭとその制御回路を内蔵する
ことにより、従来複雑であったエバチップの構成を非常
に簡略化できる。更に外部からの制御が基本的にモニタ
ＲＯＭのアドレス指定だけでデバック機能を実現できる
ためインターフェースが非常に簡単にできる。従って本
発明によるエバリエーションチップをマイクロコンピュ
ータやディジタル・シグナル・プロセッサ等に適用する
ことにより、速く、正確にデバックを行うことが可能と
なる。
ップによれば、モニタＲＯＭとその制御回路を内蔵する
ことにより、従来複雑であったエバチップの構成を非常
に簡略化できる。更に外部からの制御が基本的にモニタ
ＲＯＭのアドレス指定だけでデバック機能を実現できる
ためインターフェースが非常に簡単にできる。従って本
発明によるエバリエーションチップをマイクロコンピュ
ータやディジタル・シグナル・プロセッサ等に適用する
ことにより、速く、正確にデバックを行うことが可能と
なる。
【図１】本発明によるエバリエーションチップの実施例
を示す機能ブロック図、
を示す機能ブロック図、
【図２】図１に示した実施例における動作シーケンスを
示すタイムチャートである。
示すタイムチャートである。
１ モニタＲＯＭ ３，４ セレクタ ５ インストラクションレジスタ ６ プログラムカウンタ １０ ブレークポインタ １１ アドレスレジスタ １２ モニタＲＯＭ用プログラムカウンタ １３ 入出力レジスタ
Claims (1)
- 【請求項１】 大規模集積回路のデバックの際に使用さ
れるエバリエーションチップにおいて、 特定命令を実行させるための複数の命令が格納されてい
るとともに、数ビットの制御ビットが設けられている記
憶手段と、 前記制御ビットにより制御されるレジスタおよびカウン
タとを有し、 デバックの際には、前記記憶手段の命令および制御ビッ
トにより、前記記憶手段の命令および前記大規模集積回
路のプログラムメモリに格納された所定の命令のいずれ
かが選択的に実行されることにより、デバック処理が行
われることを特徴とするエバリエーションチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149638A JPH05342378A (ja) | 1992-06-09 | 1992-06-09 | エバリエーションチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149638A JPH05342378A (ja) | 1992-06-09 | 1992-06-09 | エバリエーションチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342378A true JPH05342378A (ja) | 1993-12-24 |
Family
ID=15479607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149638A Pending JPH05342378A (ja) | 1992-06-09 | 1992-06-09 | エバリエーションチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008008711A1 (de) * | 2008-02-11 | 2009-08-13 | Atmel Germany Gmbh | Verfahren zum Testen eines Mikrocontrollers, Mikrocontroller und Verwendung eines indirekten Sprungbefehls |
-
1992
- 1992-06-09 JP JP4149638A patent/JPH05342378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008008711A1 (de) * | 2008-02-11 | 2009-08-13 | Atmel Germany Gmbh | Verfahren zum Testen eines Mikrocontrollers, Mikrocontroller und Verwendung eines indirekten Sprungbefehls |
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