JPH05343689A - 薄膜状半導体装置およびその作製方法 - Google Patents

薄膜状半導体装置およびその作製方法

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JPH05343689A
JPH05343689A JP4174883A JP17488392A JPH05343689A JP H05343689 A JPH05343689 A JP H05343689A JP 4174883 A JP4174883 A JP 4174883A JP 17488392 A JP17488392 A JP 17488392A JP H05343689 A JPH05343689 A JP H05343689A
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Abstract

(57)【要約】 【目的】 リーク電流の少ない薄膜状絶縁ゲイト型半導
体装置を提供する。 【構成】 薄膜状絶縁ゲイト型半導体装置の活性層と基
板との間に裏面ゲイト電極を設け、該裏面ゲイト電極を
一定の電位に保持する、もしくは薄膜状絶縁ゲイト型半
導体装置のソースもしくはドレインのいずれか一方の電
位と等しくして使用するように構成することを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁基板状に形成された
薄膜状の活性層（活性化領域、チャネル領域ともいう）
を有する絶縁ゲイト型半導体装置、例えば薄膜トランジ
スタ（ＴＦＴ）に関する。本発明の応用される分野とし
ては、半導体集積回路、液晶表示装置、光学読み取り装
置等である。
【０００２】
【従来の技術】最近、絶縁基板上に、薄膜状の活性層を
有する絶縁ゲイト型の半導体装置の研究がなされてい
る。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる
薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。
これらは、液晶等の表示装置において、マトリクス構造
を有するものの各画素の制御用に利用することが目的で
あり、利用する半導体の材料・結晶状態によって、アモ
ルファスシリコンＴＦＴや多結晶シリコンＴＦＴという
ように区別されている。もっとも、最近では多結晶シリ
コンとアモルファスの中間的な状態を呈する材料も利用
する研究がなされている。これは、セミアモルファスと
いわれ、アモルファス状の組織に小さな結晶が浮かんだ
状態であると考えられている。
【０００３】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが
用いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。
【０００４】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
【０００５】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、液晶のアクティブマトリクスのトランジス
タのように、それほどの高速動作が要求されず、一方の
導電型だけで十分であり、かつ、電荷保持能力の高いＴ
ＦＴが必要とされる用途に利用されている。
【０００６】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ2 ／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ2 ／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。
【０００７】また、多結晶シリコンでは、ＮＴＦＴだけ
でなく、ＰＴＦＴも同様に得られるのでＣＭＯＳ回路を
形成することが可能で、例えば、アクティブマトリクス
方式の液晶表示装置においては、アクティブマトリクス
部分のみならず、周辺回路（ドライバー等）をもＣＭＯ
Ｓの多結晶ＴＦＴで構成する、いわゆるモノリシック構
造を有するものが知られている。前述のＳＲＡＭに使用
されるＴＦＴもこの点に注目したものであり、ＰＭＯＳ
をＴＦＴで構成し、これを負荷トランジスタとしてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、一般に
多結晶ＴＦＴはアモルファスＴＦＴに比べて、電界移動
度が大きな分だけ、リーク電流が大きく、アクティブマ
トリクスの画素の電荷を保持する能力には劣っていた。
例えば、液晶表示素子に用いる場合には、従来は画素の
大きさが数１００μｍ角で、画素容量が大きかったため
に特に問題となることはなかったが、最近では、高精細
化とともに画素の微細化が進み、画素容量が小さくな
り、安定なスタティック表示をおこなうのに不十分とな
っている。
【０００９】このような多結晶ＴＦＴのリーク電流の問
題に対しては、いくつかの解決法が提案されている。そ
の一つは、活性層を薄くする方法である。こうすること
によって、ＯＦＦ電流が小さくなることが報告されてい
る。例えば、活性層の厚さを２５ｎｍとすることによっ
て、ＯＦＦ電流が１０-13 Ａ以下にできることが知られ
ている。しかしながら、薄い半導体膜を結晶化させるこ
とは非常に難しく、容易に結晶化しないことが知られて
いる。
【００１０】また、活性層を薄くすることはソース／ド
レイン領域も薄くすることにつながる。すなわち、通常
の作製方法ではソース／ドレインも活性層も同時に作製
された半導体膜から形成され、同じ厚さを有するからで
ある。このことはソース／ドレイン領域の抵抗が大きく
なることにつながる。
【００１１】そのためには、ソース／ドレイン領域の大
部分を厚くなるように別に形成する方法が採用される
が、そのことはマスクプロセスを余分に追加することで
あり、歩留りの点から好ましくない。
【００１２】また、本発明人等の知見によると、活性層
が５０ｎｍ以下のＴＦＴでは、ＭＯＳしきい値電圧が大
きくシフトし、特にＮＭＯＳの場合には顕著であるが、
しきい値は０Ｖないし、負の値となる。このようなＴＦ
ＴでＣＭＯＳを作製すると動作が不安定となる。
【００１３】一方、活性層を厚くするとリーク電流が大
きくなるが、その大きさは活性層の厚さに比例するもの
でなく、したがって、何らかの要因によってリーク電流
が非線型的に大きくなるものと考えられる。本発明人等
の研究の結果、活性層の厚いＴＦＴのリーク電流の大部
分は、活性層の基板側の部分を経由してバイパス的に流
れることが明らかにされた。このようなリーク電流の原
因としては２つのことが考えられる。１つは、基板と活
性層の間の界面準位に固定化された電荷によるものであ
り、もう一つは、基板側からナトリウム等の可動イオン
が活性層に侵入し、基板側の部分を導通化するためであ
る。後者はプロセスの清浄度を高めることによって克服
される。
【００１４】前者に関しては、いかに基板と活性層間の
界面を清浄にしても解決できなかった。例えば、基板に
直接、活性層を積層することは界面準位を上げることと
なるので、ゲイト酸化膜と同じ程度に良質な酸化膜（例
えば、シリコンの熱酸化膜）を下地にして、その上に活
性層を形成してもリーク電流を解決することはできなか
った。すなわち、固定電荷は容易に除去できないことが
判明した。
【００１５】
【課題を解決するための手段】本発明人は、このような
困難を解決するために、基板と活性層の間に、別のゲイ
ト電極（裏面ゲイト電極という）を形成し、このゲイト
電極の電位を適切な値に保つことによって、上記のよう
な固定電荷の効果を打ち消すことができることを発見し
た。本発明の構成の典型的な例は図１および図２に示さ
れる。
【００１６】図１は、本発明の概念を示すもので、Ａが
通常のゲイト電極であり、Ｂが裏面ゲイト電極である。
このような裏面ゲイト電極は図１（Ａ）のように、ソー
ス、ドレインの全面に重なっていてもよいが、この場合
にはソース、ドレインと、裏面ゲイト電極の間の寄生容
量が大きくなるので、高速動作等が要求される場合に
は、図１（Ｂ）のようにソース、もしくはドレインの一
方、あるいは両方と重ならないような構成としてもよ
い。重要なことはこのような裏面ゲイト電極は、少なく
とも活性層の一部に重なっていることであり、効果を確
実にするためには可能な限り活性層を横断していること
である。
【００１７】例えば、従来のＮＭＯＳにおいて、ソース
とゲイトの電位を０、ドレインの電位を１０Ｖとした場
合には、理想的にはドレイン電流は０であるが、基板側
の固定電荷によって、活性層が弱い反転状態にあるた
め、熱的な励起によってドレイン電流が流れる。その様
子が図４に示されている。すなわち、従来のＴＦＴで
は、基板側の固定電荷によって図に示すような弱反転領
域が形成されていた。これは、ゲイト電極にどのような
電圧が印加されていてもほとんど変わらず存在するた
め、リーク電流の源となった。ただし、活性層の厚さが
著しく薄い場合には、ゲイト電極の影響が基板側にもお
よび、ゲイトの電位によってこの弱反転領域は消滅す
る。これまで、特に理由がわからないまま、活性層を薄
くすることによってリーク電流が低減できることが報告
されたものはこのような理由によるものであると考えら
れる。しかしながら、このモデルからは、容易にしきい
値電圧がシフトすることが示され、本質的な解決方法で
ないことも明らかとなった。
【００１８】本発明は、上記のような裏面ゲイト電極を
設け、裏面ゲイト電極を０もしくは負の値にすることに
よって、固定電荷の効果を除去しようとするのである。
図２には、本発明の例を示した。この場合には、いずれ
も裏面ゲイト電極は、絶縁膜の一部にコンタクトホール
を設けて、ソース領域に接続され、常にソースと同じ電
位となるようにされている。図２（Ａ）では、裏面ゲイ
ト電極９をソース領域６、ドレイン領域５と全く同じよ
うに重ねて構成したものである。この場合には、工程が
比較的単純で、ゲイト電極のある部分に段差が生じない
ため歩留りがよい。
【００１９】このような構造の素子を形成しようとすれ
ば以下のようにおこなえばよい。すなわち、基板上に裏
面ゲイト電極となる被膜と絶縁膜８を形成し、これにコ
ンタクトホール１０を形成して、さらに半導体層を形成
し、これをまとめてパターニングする。そして、ゲイト
絶縁膜４とゲイト電極１を形成してセルフアライン的に
ドレイン領域５とソース領域６を形成し、不純物ドープ
のされない部分は活性層７となる。最後にドレイン電極
２、ソース電極３を形成すればよい。以上の工程で使用
されるマスクは４枚（ソース電極とドレイン電極を同時
に形成しない場合は５枚）である。
【００２０】一方、図２（Ｂ）には裏面ゲイト電極１９
とドレイン領域１５が重ならないようにしたもので、裏
面ゲイト電極の段差によってゲイト電極１１に段差の影
響が出る。そのためゲイト電極の剥離が生じるおそれが
ある。また、工程も図２（Ａ）に比べて増加する。すな
わち、最初に裏面ゲイト電極１９をパターニングし、つ
いで、絶縁膜１８を形成して、コンタクトホールを設け
る。そして、半導体層を形成し、これをパターニングし
てからゲイト電極１１をパターニングし、ソース領域１
４、ドレイン１５、活性化領域１７をセルフアライン的
に形成して、ソース電極１３とドレイン電極１２を形成
する。以上の工程で使用されるマスクは５枚ないし６枚
である。寄生容量を減らし、プロセスの簡略化のために
は裏面ゲイト電極も、ソース領域、ドレイン領域とセル
フアライン的に形成されることが理想である。
【００２１】なお、裏面ゲイト電極９、１９の材料はそ
の後のプロセスに留意して決定されなければならない。
例えば、熱酸化法によってゲイト絶縁膜を形成する場合
にはそれだけの高温に耐える材料で形成されなければな
らないし、裏面ゲイト材料から、活性層への異性有害元
素の拡散は避けなければならない。例えば、活性層がシ
リコンで形成され、ゲイト絶縁膜膜がシリコンの熱酸化
膜であれば、通常、最高プロセス温度は１０００℃を越
えるので、裏面ゲイト電極の材料としてはドープドポリ
シリコンが望ましい。
【００２２】また、最高プロセス温度が６００℃程度の
低温プロセスでは、ドープドシリコンでもよいが、より
低抵抗な材料を利用するとしたらクロムやタンタル、タ
ングステンが好ましい。もちろんこれら以外の材料を使
用することも実施する者の設計事項として取り扱われる
べきものである。
【００２３】このような構造を有するＴＦＴの動作を図
３にまとめた。ここではＮＭＯＳの例を示したが、ＰＭ
ＯＳの場合には不等号の向きを逆にすればよい。最初に
ゲイトの電位ＶG がソース電位ＶS もしくはドレイン電
位ＶD のいずれか低い方に等しい場合を考える。この場
合には、図４に示されるようにソースとドレインが対称
ではないので、ドレインの電位ＶD の高低によって状況
が異なる。もし、ＶS＜ＶD ならば、図３（Ａ）のよう
にゲイト電極と裏面ゲイト電極とソースが同じ電位であ
り、これらの領域からは、電子が掃き出されて、空乏領
域もしくは蓄積領域が形成される。逆に、もし、ＶD ＜
ＶS であれば、図３（Ｂ）のようにゲイト電極側は空乏
領域であるが、裏面ゲイト電極側は反転領域が形成さ
れ、ドレイン電流が流れる。以上の議論は非常に荒っぽ
いもので、厳密にはしきい値電圧を考慮しなければなら
ないが、本発明の概要は理解できる。
【００２４】ＶD ＞ＶS の条件ではＶG ＜ＶS では、空
乏領域が活性層の全域に拡がるが（図３（Ｃ））、ＶG
＞ＶS では、ゲイト電極側に反転領域が形成される（図
３（Ｄ））。また、ＶD ＜ＶS の条件ではＶG ＜ＶD で
は、裏面ゲイト側に反転領域が形成されて、ドレイン電
流が流れ（図３（Ｅ））、ＶG ＞ＶD では、両側に反転
領域が形成される（図３（Ｆ））。
【００２５】ＶD がＶS に等しいか、同程度の場合には
状況は複雑である。すなわち、この場合にはソースから
ドレインへ（もしくはドレインからソースへ）流れる電
気力線がないので、裏面ゲイト側の固定電荷の影響によ
って、弱反転領域が形成され、従来のＴＦＴで見られた
ようなリーク電流が生じる（図３（Ｇ）および
（Ｈ））。
【００２６】裏面ゲイト電極は、実用的にはソースもし
くはドレインと同電位に保たれると都合がよいが、も
し、それが無理な場合には他の電源電位と同じに保たれ
るとよい。また、ソースもしくはドレインと同電位に保
たれる場合にあっても、この電位は変動しないものであ
れば、素子の動作特性に与える影響が少ない。
【００２７】例えば、オフ状態でのリークを少なくし
て、ＯＮ／ＯＦＦをＴＦＴにおこなわせる場合には、図
３（Ａ）もしくは（Ｃ）（ＯＦＦ状態）と図３（Ｄ）、
（Ｆ）もしくは（Ｈ）（ＯＮ状態）とが実現するよう
に、電位を定めればよい。また、この素子を用いて、Ｃ
ＭＯＳインバータ回路も構成できる。
【００２８】固定電荷は主としてＮＭＯＳで問題となる
ので、ＰＭＯＳは従来と同じように作製し、ＮＭＯＳの
みを本発明を用いて作製してもよいが、電荷が負の場合
にはＰＭＯＳでも問題となるので、両方を用いてもよ
い。
【００２９】
【実施例】〔実施例１〕 本実施例では、本発明を利用
した高温プロセスによる結晶化シリコンＴＦＴの作製方
法について記述する。本実施例では、ゲイト電極も裏面
ゲイト電極もドープドポリシリコンによって構成した。
作製技術は既に公知となっている各種半導体集積回路プ
ロセス技術と同じであるので、詳細は述べない。
【００３０】石英基板２１上にリンが１０19〜５×１０
20ｃｍ-3、例えば８×１０19ｃｍ-3ドープされた多結晶
シリコン膜を減圧ＣＶＤ法によって厚さ１００〜５００
ｎｍ、例えば２００ｎｍだけ形成し、これを１０００℃
の酸素雰囲気中で熱酸化し、シリコン皮膜２２と酸化珪
素膜２３を形成した。酸化珪素の厚さは５０〜２００ｎ
ｍ、例えば７０ｎｍとした。不純物のドーピングされて
いないシリコン膜を形成し、これに不純物をドープして
から熱酸化しても、あるいは熱酸化してから不純物をド
ープしてもよい。
【００３１】その後、不純物のドープされていないアモ
ルファスシリコン膜２４を厚さ１００〜１０００ｎｍ、
例えば３００ｎｍ堆積した。堆積時の基板温度は４５０
〜５５０℃、例えば４８０℃とした。また、原料ガスと
してはモノシランやポリシラン（ジシラン、トリシラ
ン）が使用できたが、ジシランはトリシラン以上のポリ
シランよりも安定で、かつ、モノシランよりも良好な皮
膜が形成できた。そして、６００℃で１２時間かけてゆ
っくりと結晶を成長させた。ここまでの様子を図５
（Ａ）に示す。
【００３２】次いで、パターニングをおこなって、島状
の半導体領域（シリコンアイランド）を形成し、酸素雰
囲気中での熱酸化することによって、その表面にゲイト
絶縁膜となる酸化珪素膜２５を厚さ５０〜５００ｎｍ、
例えば１５０ｎｍ形成した。ここまでの様子を図５
（Ｂ）に示す。
【００３３】さらに、減圧ＣＶＤ法によってリンのドー
プされた多結晶シリコン膜を厚さ３００〜１０００ｎ
ｍ、例えば５００ｎｍ形成し、これをパターニングして
ゲイト電極２６とした。さらに、このゲイト電極をマス
クとしてセルフアライン的にイオン注入をおこない、１
０００℃でアニールして、ソース領域２８とドレイン領
域２７を形成した。そして、ＴＥＯＳのプラズマＣＶＤ
法によって層間絶縁物２９を形成し、これにコンタクト
ホールを設けてドレイン電極３０を形成した。ここまで
の様子を図５（Ｃ）に示す。
【００３４】その後、ソース電極を形成したが、このプ
ロセスは特殊であるので詳述する。まず、ドレイン電極
形成後、さらに層間絶縁物３１を形成した。そして、フ
ォトレジスト３２をスピンコーティング法によって形成
し、ソース電極のコンタクトホールを形成するために孔
３３を設けた。
【００３５】次に、等方的なエッチング方法、例えば等
方性ドライエッチング法やウェットエッチング法によっ
て層間絶縁物層とゲイト絶縁膜（いずれも酸化珪素）を
エッチングした。このときには酸化珪素膜のみが選択的
にエッチングされることが望まれる。例えば、薄いフッ
化水素酸をエッチャントとして用いるとよい。そして、
エッチングの時間を長めに取ると、エッチングはコンタ
クトホールの側面にまで及び、孔３３より広いコンタク
トホール３４が形成された。ここまでの様子は図５
（Ｄ）に示される。
【００３６】そして、今度はＲＩＥ（反応性イオンエッ
チング法）等の異方性エッチング法によってエッチング
をおこない、孔３３にほぼ忠実にソース領域２８をエッ
チングし、コンタクトホール３５を形成した。ここまで
の様子は図５（Ｅ）に示される。その後、ソース領域と
裏面ゲイト電極の間に存在する薄い酸化珪素膜も除去し
た。
【００３７】フォトレジストを除去したのち、ソースに
金属配線材料によってソース電極３６を形成した。すな
わち、先の２段階のエッチングによって、コンタクトホ
ールはソース領域と裏面ゲイト電極の双方に十分なコン
タクトが形成される。この様子を図５（Ｆ）に示す。以
上で、ＴＦＴが完成した。
【００３８】このようにして形成したＮＭＯＳとＰＭＯ
ＳのＴＦＴを図６（Ａ）のように組み合わせてＣＭＯＳ
インバータ回路を構成した。この回路の回路図は図６
（Ｂ）に示される。このインバータ回路では裏面ゲイト
電極は常にソースの電位（ＰＭＯＳの場合はＶH 、ＮＭ
ＯＳの場合はＶL ）に保たれる。すなわち、スタティッ
クな状態においては、ＶinがＶH （したがって、Ｖout
がＶL ）であれば、ＮＭＯＳは図３（Ｈ）の状態に、Ｐ
ＭＯＳは図３（Ａ）の状態になる。逆にＶinがＶL （し
たがって、Ｖout がＶH ）であれば、ＮＭＯＳは図３
（Ａ）の状態に、ＰＭＯＳは図３（Ｈ）の状態になり、
基板側のリーク電流は極めて抑制される。
【００３９】このように裏面ゲイト電極がソースと同じ
電位に保たれるだけでリーク電流を減らせるのは以下の
ように説明される。すなわち、ＮＭＯＳにおいて、図６
（Ｃ）に示すように、ドレイン６１がソース６３に比べ
て電位が高い状態を考える。もし、裏面ゲイト電極がな
かったり、あっても裏面ゲイト電極６４が浮遊状態にあ
れば、ドレインからソースへの電気力線は図６（Ｃ）に
示すように、活性層領域６２を真っ直ぐに横断する。
【００４０】しかし、裏面ゲイト電極がソースと同じ電
位に保たれていれば、本来は真っ直ぐにソースに向かう
電気力線の一部が裏面ゲイト電極に引き寄せられ、電気
力線は図６（Ｄ）に示すように曲げられる。
【００４１】実際には、活性層領域と絶縁膜の界面には
固定電荷が存在するので事態は複雑である。すなわち、
裏面ゲイト電極がなかったり、あるいは浮遊状態であれ
ば、固定電荷（この場合は正）によって、電気力線は影
響を受け、図６（Ｅ）に示すように、絶縁膜（あるいは
裏面ゲイト電極）側から活性層へ向かう成分を有する電
気力線が生じる。このような電気力線の意味しているこ
とは、活性層内部に比べて絶縁膜（あるいは裏面ゲイト
電極）の方が電位が高いということであるので、この電
位に電子が引き寄せられて、絶縁膜界面付近に弱い反転
領域が形成される。この弱反転領域は、ドレインからソ
ースまで連続的に発生するのでリーク電流の原因とな
る。
【００４２】一方、裏面ゲイト電極がソースと同じ電位
に保たれている場合には、活性層と絶縁膜（あるいは裏
面ゲイト電極）の間に固定電荷が存在していても、ドレ
インから出た電気力線は裏面電極に向かう成分を有して
いるので相互に打ち消し合い、図６（Ｆ）に示すよう
に、裏面電極から活性層表面に向かう成分を有する電気
力線はほとんど生じない。また、一部にはそのような成
分を有する電気力線が生じても、ソースからドレインに
かけて全面的に生じるわけではないのでリークは極めて
起こりにくい。
【００４３】このように、裏面ゲイト電極をソースの電
位に保つことによって、リーク電流を著しく削減するこ
とができた。例えば、ＣＭＯＳ回路を構成した場合に
は、スタテッィク状態での維持電流は、平均的にはＮＭ
ＯＳとＰＭＯＳのリーク電流の和程度であるが、従来の
ＴＦＴでは、ドレイン電圧を５Ｖとした場合に、１ｐＡ
程度の電流が流れた。例えば、１Ｍビットのスタテッィ
クＲＡＭには約２００万のＣＭＯＳインバータ回路が存
在するが、記憶を保持するために２μＡ程度の電流が絶
えず流れていた。
【００４４】しかしながら、本発明によって特にＮＭＯ
Ｓのリーク電流が著しく低下したことにより、１つのＣ
ＭＯＳインバータの維持電流は０．０１〜０．１ｐＡ以
下にまで減少した。したがって、１ＭビットＳＲＡＭの
保持電流は０．０２〜０．２μＡにまで削減できた。Ｓ
ＲＡＭにバックアップ用のバッテリーをパッケージした
不揮発性メモリーに本発明を使用した場合には、バッテ
リーの寿命を従来の１０〜１００倍とすることが可能で
ある。
【００４５】本発明では、従来のＣＭＯＳインバータ回
路において設計事項として盛り込まれていたゲイト電極
とチャネルとの容量Ｃ1 に加えて、裏面ゲイト電極を介
したドレインとソースの寄生容量Ｃ2 、Ｃ3 が存在する
ことに注意しなければならない。この寄生容量は負荷と
して働き、インバータの動作時に信号伝達速度を低下さ
せ、消費電力を増やすこととなる。簡単な計算では、信
号遅延時間はＣ2 とＣ3 の和に比例し、消費電力はその
和の４乗に比例する。
【００４６】したがって、出来る限りこれらの寄生容量
を削減することが望まれる。実際には、固定電荷はほと
んど正の電荷であるので、ＭＯＳに対しては影響はでな
い。したがって、ＰＭＯＳは従来と同じ構造とし、ＮＭ
ＯＰＳだけに裏面ゲイト電極を設けて本発明を適用する
ことは有効である。単純に考えれば寄生容量を半減する
ことができ、寄生容量による電力のロスを１６分の１に
できる。
【００４７】〔実施例２〕 本実施例では、本発明を利
用した高温プロセスによる結晶化シリコンＴＦＴの作製
方法について記述する。本実施例では、ゲイト電極も裏
面ゲイト電極もドープドポリシリコンによって構成し
た。作製技術は既に公知となっている各種半導体集積回
路プロセス技術と同じであるので、詳細は述べない。
【００４８】石英基板７１上に実施例１と同じ条件で燐
のドープされた多結晶シリコン膜を形成し、これをパタ
ーニングして裏面ゲイト電極７２とした。そして、１０
００℃の酸素雰囲気中で熱酸化し、酸化珪素膜７３を形
成した。その後、実施例１と同じ条件で不純物のドープ
されていないアモルファスシリコン膜７４を堆積し、熱
アニールによって結晶を成長させた。ここまでの様子を
図７（Ａ）に示す。
【００４９】次いで、パターニングをおこなって、島状
の半導体領域（シリコンアイランド）を形成し、実施例
１と同様に熱酸化膜７５を形成した。さらに、ドープド
シリコンによってＮＭＯＳ用のゲイト電極７７とＰＭＯ
Ｓ用のゲイト電極７６を形成し、セルフアライン的にＮ
型不純物イオンを注入して、不純物領域７８を形成し
た。この際には、裏面ゲイト電極にもＮ型不純物（例え
ばリンや砒素）が注入されるが、裏面ゲイト電極自体が
Ｎ型であったので問題はなかった。ここまでの様子を図
７（Ｂ）に示す。
【００５０】そして、今度は図の右側のＴＦＴの部分を
フォトレジスト等で覆って、Ｐ型不純物イオン（ボロン
等）を注入した。以上の工程によって、ＰＭＯＳのソー
ス７９、ドレイン８０、ＮＭＯＳのソース８２、ドレイ
ン８１が形成された。その後、層間絶縁物８３を形成し
た。ここまでの様子を図７（Ｃ）に示す。
【００５１】その後、フォトレジスト８４を全面に形成
し、コンタクトホールを設ける部分に孔８５〜８７を形
成した。そして、実施例１と同様な手法で等方性エッチ
ングによって層間絶縁物層とゲイト酸化膜（いずれも酸
化珪素）にコンタクトホール８８〜９０を設けた。いず
れの場合も、レジストに形成された孔よりもコンタクト
ホールは拡がった。さらに、異方性エッチングによっ
て、孔８５〜８７通りにシリコン層をエッチングし、コ
ンタクトホール９０の部分に関してはその下の薄い酸化
珪素膜もエッチングした。ここまでの様子を図７（Ｄ）
に示す。
【００５２】最後に金属材料によって、電極９１〜９３
を形成した。この様子を図７（Ｅ）に示す。電極９１を
高電位に、電極９３を低電位に、また、電極９２を出力
端子としてインバータが形成された。このような工程に
よるインバータは、実施例１の場合に比べて、ＰＭＯＳ
のリークが多いことが懸念されるが、一般的には、本発
明によってＮＭＯＳのリーク電流が１〜２桁減少するの
に対して、ＰＭＯＳのリーク電流は１桁弱程度の改善し
か見られず、結果的に、ＮＭＯＳのみに本発明を実施し
ても、ＮＭＯＳとＰＭＯＳのリーク電流の差が縮まると
いうことによって、ＣＭＯＳインバータ回路としての特
性の劣化は特には観測されなかった。
【００５３】さらに、ＣＭＯＳインバータにおいては、
高電圧入力状態（ＮＭＯＳがＯＮ、ＰＭＯＳがＯＦＦ）
では、リーク電流はＰＭＯＳのリーク電流によって決定
され、また、低電圧入力状態（ＮＭＯＳがＯＦＦ、ＰＭ
ＯＳがＯＮ）では、リーク電流はＮＭＯＳのリーク電流
によって決定された。そして、従来のＴＦＴにおいては
ＮＭＯＳのリーク電流がＰＭＯＳの１００倍以上であっ
たので、これをＳＲＡＭ回路にした場合には、１つの記
憶セルにおいては、いずれかのインバータが低電圧入力
状態（ＮＭＯＳがＯＦＦ、ＰＭＯＳがＯＮ）となってい
るので、結局、ＳＲＡＭ回路のリーク電流はＮＭＯＳの
リーク電流に支配されていた。
【００５４】したがって、実質的には本実施例のよう
に、ＮＭＯＳのみに裏面ゲイト電極を設けてＮＭＯＳの
リーク電流を１〜２桁減少させるだけでも十分であっ
た。仮にＮＭＯＳとＰＭＯＳの双方に裏面ゲイト電極を
設けた場合でも、リーク電流の多くの部分はＮＭＯＳに
よるものであるからである。むしろ、裏面ゲイト電極と
ドレインとの寄生容量によるデメリットを考慮すればＰ
ＭＯＳには裏面ゲイト電極を設けないことは賢明であ
る。
【００５５】
【発明の効果】本発明によってリーク電流の少ない優れ
た特性を有するＴＦＴを作製できた。また、すでに示し
たように、このＴＦＴを組み合わせてＣＭＯＳインバー
タの特性を向上することができた。ＴＦＴは液晶ディス
プレーやイメージセンサーにとどまらず、高速論理回路
や高速メモリーにも応用できる。本発明はこれらの装置
に応用することができ、しかも、これらの装置の信頼性
や消費電力等の諸特性を向上させる上で有効である。実
施例では、主として高温プロセスを取り上げて、これに
応用する方法を示したが、低温プロセスにおいても何ら
問題なく適用できることは明らかであろう。なお、低温
プロセスを採用する場合には、本発明人等の発明である
特願平４−３８６３７、同４−５４３２２等に示される
ような陽極酸化プロセスを利用してもよい。
【００５６】また、ＴＦＴは従来の単結晶集積回路にお
いても使用されるが、本発明を利用することによって、
従来の補助的な目的ではなく、通常のＭＯＳトランジス
タの代わりとして使用し、より一層回路の特性を高める
ことができることも明らかであろう。このように本発明
は産業的な価値の大きな発明である。
【図面の簡単な説明】
【図１】本発明のＴＦＴの構成の概念図を示す。
【図２】従来のＴＦＴの構成例を示す。
【図３】本発明のＴＦＴの動作を示す。
【図４】従来のＴＦＴの動作を示す。
【図５】本発明のＴＦＴの作製工程を示す。
【図６】本発明のＴＦＴの応用例を示す。
【図７】本発明のＴＦＴの作製工程を示す。
【符号の説明】
１、１１ ・・・ゲイト電極 ２、１２ ・・・ドレイン電極 ３、１３ ・・・ソース電極 ４、１４ ・・・ゲイト絶縁膜 ５、１５ ・・・ドレイン領域 ６、１６ ・・・ソース領域 ７、１７ ・・・活性領域 ８、１８ ・・・絶縁膜 ９、１９ ・・・裏面ゲイト電極 １０、２０・・・コンタクト部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 薄膜状の活性層を有する電界効果型装置
    において、活性層上にゲイト電極が設けられ、また、活
    性層と基板の間には静的な電位に接続された裏面ゲイト
    電極が設けられたことを特徴とする薄膜状半導体装置。
  2. 【請求項２】 薄膜状の活性層を有する電界効果型装置
    において、活性層上にゲイト電極が設けられ、また、活
    性層と基板の間には裏面ゲイト電極が設けられ、該裏面
    ゲイト電極は、該装置のソースもしくはドレインのいず
    れか一方のみに電気的に接続されたことを特徴とする薄
    膜状半導体装置。
  3. 【請求項３】 絶縁性の表面を有する基板上に裏面ゲイ
    ト電極が設けられ、該裏面ゲイト電極を覆って、Ｎ型と
    Ｐ型の不純物領域を有する半導体層が設けられ、さらに
    前記半導体層上には、２つのゲイト電極が設けられ、前
    記ゲイト電極の一方は、裏面ゲイト電極上にはないこと
    を特徴とする薄膜状半導体装置。
  4. 【請求項４】 請求項３において、Ｐチャネル型トラン
    ジスタのゲイト電極は該裏面電極上にはないことを特徴
    とする薄膜状半導体装置。
  5. 【請求項５】 絶縁性の表面を有する基板上に、第１の
    導電型を有する第１の半導体被膜を選択的に形成する工
    程と、前記第１の半導体被膜上に第１の絶縁被膜を形成
    する工程と、前記第１の絶縁被膜を覆って、第２の半導
    体被膜を形成する工程と、前記第２の半導体被膜上に第
    ２の絶縁被膜を形成する工程と、前記第２の絶縁被膜上
    に少なくとも２つのゲイト電極部を形成する工程と、第
    １の導電型を示すための不純物を第２の半導体被膜に前
    記ゲイト電極部に対して自己整合的に拡散せしめる工程
    と、前記工程の後、下に第１の半導体被膜がない部分の
    第２の半導体領域に前記ゲイト電極部の少なくとも１つ
    のゲイト電極部に対して自己整合的に、第１の導電型と
    逆の導電型を示すための不純物を拡散せしめる工程とを
    有することを特徴とする薄膜状半導体装置の作製方法。
  6. 【請求項６】 絶縁性の表面を有する基板上に、半導体
    もしくは金属からなる第１の導電性被膜を形成する工程
    と、前記第１の導電性被膜上に第１の絶縁被膜を形成す
    る工程と、前記第１の絶縁被膜上に、第１の半導体被膜
    を形成する工程と、前記第１の半導体被膜上に第２の絶
    縁被膜を形成する工程と、前記第２の絶縁被膜上にエッ
    チングマスク材を形成する工程と、前記エッチングマス
    ク材に孔を形成する工程と、前記エッチングマスク材を
    マスクとして等方性エッチングをおこなって、第２の絶
    縁被膜にコンタクトホールを形成する工程と、前記エッ
    チングマスク材をマスクとして異方性エッチングをおこ
    なって、第１の半導体被膜に孔を形成する工程と、前記
    エッチングマスク材をマスクとして等方性もしくは異方
    性エッチングをおこなって、第１の絶縁被膜に孔を形成
    する工程と、金属もしくは半導体からなる第２の導電性
    被膜を選択的に形成して、第１の導電性被膜および第１
    の半導体被膜に接続する電極を形成することを特徴とす
    る薄膜状半導体装置の作製方法。
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