JPH0534410A - 論理半導体試験装置 - Google Patents
論理半導体試験装置Info
- Publication number
- JPH0534410A JPH0534410A JP3188521A JP18852191A JPH0534410A JP H0534410 A JPH0534410 A JP H0534410A JP 3188521 A JP3188521 A JP 3188521A JP 18852191 A JP18852191 A JP 18852191A JP H0534410 A JPH0534410 A JP H0534410A
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- JP
- Japan
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- test
- circuit
- logic semiconductor
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- pulse
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】テストパタンにかかわらず、被測定回路にパル
スを印加する。 【構成】従来のＶＡテスト信号発生部８と別に、ＶＢテ
スト信号発生部９としてタイミング発生器５で制御され
る発振器６を有しこの発振器で発生したパルスをドライ
ブ回路７を介して被測定回路４に印加する。尚、パルス
の発生は、プログラムで設定可とする。 【効果】テストパタン転送中など被測定回路に対して通
常パルス印加できない場合にも、本機能を用いて印加す
ることができる
スを印加する。 【構成】従来のＶＡテスト信号発生部８と別に、ＶＢテ
スト信号発生部９としてタイミング発生器５で制御され
る発振器６を有しこの発振器で発生したパルスをドライ
ブ回路７を介して被測定回路４に印加する。尚、パルス
の発生は、プログラムで設定可とする。 【効果】テストパタン転送中など被測定回路に対して通
常パルス印加できない場合にも、本機能を用いて印加す
ることができる
Description
【０００１】
【産業上の利用分野】本発明は論理半導体試験装置に関
する。
する。
【０００２】
【従来の技術】従来の論理半導体試験装置は、図２
（ａ）に示す様に、ＶＡテスト信号発生部８のパタン発
生器１にロードされているテストパタンの設定した条件
をタイミング発生器５，波形制御２にて与えて走行させ
て被測定回路４にテスト信発ＶＡを印加して試験を行
う。
（ａ）に示す様に、ＶＡテスト信号発生部８のパタン発
生器１にロードされているテストパタンの設定した条件
をタイミング発生器５，波形制御２にて与えて走行させ
て被測定回路４にテスト信発ＶＡを印加して試験を行
う。
【０００３】通常、テストパタン走行毎に論理ＩＣ等の
被測定回路４をリセット状態にして波形ＶＡ１を印加い
るが、試験合理化の為に複数のテストパタン走行におい
ても被測定回路４に対してクロックパルスを通常入力し
て、リセット状態に戻したくない場合は、図２（ｂ）に
示す様にパタン走行開始時点ｔ３前のリレーＲＬＡの時
点ｔ１から開始するリレーオンタイム（Ｔ１），時点ｔ
２から開始する電源オンタイム（Ｔ２）を削除し、テス
ト期ＴＡとＴＢを連結して複数のテストパターンを連続
した波形ＶＡ２を印加できる機能を有している。
被測定回路４をリセット状態にして波形ＶＡ１を印加い
るが、試験合理化の為に複数のテストパタン走行におい
ても被測定回路４に対してクロックパルスを通常入力し
て、リセット状態に戻したくない場合は、図２（ｂ）に
示す様にパタン走行開始時点ｔ３前のリレーＲＬＡの時
点ｔ１から開始するリレーオンタイム（Ｔ１），時点ｔ
２から開始する電源オンタイム（Ｔ２）を削除し、テス
ト期ＴＡとＴＢを連結して複数のテストパターンを連続
した波形ＶＡ２を印加できる機能を有している。
【０００４】
【発明が解決しようとする課題】被測定回路の多能化に
伴い、試験装置のパタン発生器のメモリ容量が大容量化
の傾向にある。その対応として試験装置には図３に示す
様な実行メモリの他に大容量のバッファメモリ１０を有
するタイプが用いられてきたが、この場合にバッファメ
モリ１０から実行メモリ１１へのテストパタン転送はリ
レーオン，電源オンの時間を利用している。
伴い、試験装置のパタン発生器のメモリ容量が大容量化
の傾向にある。その対応として試験装置には図３に示す
様な実行メモリの他に大容量のバッファメモリ１０を有
するタイプが用いられてきたが、この場合にバッファメ
モリ１０から実行メモリ１１へのテストパタン転送はリ
レーオン，電源オンの時間を利用している。
【０００５】その為、従来の半導体試験装置は前述した
様なリレーオン，電源オンタイムの削除機能を用いるこ
とができず、試験合理化を計ることができないという問
題があった。
様なリレーオン，電源オンタイムの削除機能を用いるこ
とができず、試験合理化を計ることができないという問
題があった。
【０００６】
【課題を解決するための手段】本発明の論理半導体試験
装置は、タイミング発生器で制御されるパターン発生器
の出力パルスを被測定回路に供給するテスト信号発生部
を有する論理半導体試験装置において、テストプログラ
ムにて設定した期間、所定のパルス幅と振幅のパルスを
出力可能なドライブ回路を有する第２のテスト信号発生
部を付加して構成されている。
装置は、タイミング発生器で制御されるパターン発生器
の出力パルスを被測定回路に供給するテスト信号発生部
を有する論理半導体試験装置において、テストプログラ
ムにて設定した期間、所定のパルス幅と振幅のパルスを
出力可能なドライブ回路を有する第２のテスト信号発生
部を付加して構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明の実施例のブロック図である。
本実施例の試験装置は、図２（ａ）に示した従来のパタ
ン発生器１，波形制御２およびドライブ回路３のＶＡテ
スト信号発生部８とは別に、タイミング発生器５を共用
して制御される発振器６とその出力パルスＶ６を駆動す
るドライブ回路７を有するＶＢテスト回路部９を付加し
ている。
る。図１（ａ）は本発明の実施例のブロック図である。
本実施例の試験装置は、図２（ａ）に示した従来のパタ
ン発生器１，波形制御２およびドライブ回路３のＶＡテ
スト信号発生部８とは別に、タイミング発生器５を共用
して制御される発振器６とその出力パルスＶ６を駆動す
るドライブ回路７を有するＶＢテスト回路部９を付加し
ている。
【０００８】この出力波形ＶＡ，ＶＢは図１（ｂ）に示
す様に、プログラム設定区間発生することができ、例え
ば出力を被試験ＩＣのクロックピンＣに接続すれば、図
１（ｃ）に示す様な回路にてクロックパルスφを任意に
印加することができ、容量Ｃの電荷が放電することなく
データを与えることができることから、パタン走行毎に
リセット状態に戻す必要がない。
す様に、プログラム設定区間発生することができ、例え
ば出力を被試験ＩＣのクロックピンＣに接続すれば、図
１（ｃ）に示す様な回路にてクロックパルスφを任意に
印加することができ、容量Ｃの電荷が放電することなく
データを与えることができることから、パタン走行毎に
リセット状態に戻す必要がない。
【０００９】
【発明の効果】以上説明した様に本発明の論理半導体試
験装置は、テストパタンにかかわらず常時パルスを発生
する機能を有していることから大容量バッファメモリを
有する試験装置で、テストパタン転送中にも被測定回路
にパルスを印加することができ、テストパタン走行毎に
リセット状態に戻す必要がなく、試験合理化を計ること
が可能になるという効果を有する。
験装置は、テストパタンにかかわらず常時パルスを発生
する機能を有していることから大容量バッファメモリを
有する試験装置で、テストパタン転送中にも被測定回路
にパルスを印加することができ、テストパタン走行毎に
リセット状態に戻す必要がなく、試験合理化を計ること
が可能になるという効果を有する。
【図１】（ａ）〜（ｃ）は本発明の一実施例のそれぞれ
ブロック図、出力波形図および被試験回路。
ブロック図、出力波形図および被試験回路。
【図２】（ａ），（ｂ）は従来の論理半導体試験装置の
一例のそれぞれブロック図および出力波形図である。
一例のそれぞれブロック図および出力波形図である。
【図３】従来の論理半導体試験装置の問題点を説明する
ための大容量バッファメモリを用いる場合のパタン転送
イメージ模式図である。
ための大容量バッファメモリを用いる場合のパタン転送
イメージ模式図である。
１ パターン発生器 ２ 波形制御 ３，７ ドライブ回路 ４ 被測定回路 ５ タイミング発生器 ６ 発振器
Claims (1)
- 【特許請求の範囲】 【請求項１】 タイミング発生器で制御されるパターン
発生器の出力パルスを被測定回路に供給するテスト信号
発生部を有する論理半導体試験装置において、テストプ
ログラムにて設定した期間、所定のパルス幅と振幅のパ
ルスを出力可能なドライブ回路を有する第２のテスト信
号発生部を付加したことを特徴とする論理半導体試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188521A JPH0534410A (ja) | 1991-07-29 | 1991-07-29 | 論理半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188521A JPH0534410A (ja) | 1991-07-29 | 1991-07-29 | 論理半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534410A true JPH0534410A (ja) | 1993-02-09 |
Family
ID=16225170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188521A Pending JPH0534410A (ja) | 1991-07-29 | 1991-07-29 | 論理半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534410A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649019U (ja) * | 1987-07-08 | 1989-01-18 |
-
1991
- 1991-07-29 JP JP3188521A patent/JPH0534410A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649019U (ja) * | 1987-07-08 | 1989-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |