JPH05344111A - クロック制御回路 - Google Patents
クロック制御回路Info
- Publication number
- JPH05344111A JPH05344111A JP4152549A JP15254992A JPH05344111A JP H05344111 A JPH05344111 A JP H05344111A JP 4152549 A JP4152549 A JP 4152549A JP 15254992 A JP15254992 A JP 15254992A JP H05344111 A JPH05344111 A JP H05344111A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- signal
- request signal
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】ディジタルＰＬＬ等で使用する位相同期用のク
ロック制御回路に関し、インクリメント／デクリメント
要求信号により、クロック制御部を「Ｈ」および「Ｌ」
で一時的にホールドすることにより、クロック制御を同
期式で行う、動作マージンの大きなクロック制御回路を
実現することを目的とする。 【構成】デクリメント要求信号によりクロック制御部３
０を「Ｌ」レベルでさらに１クロック保持させる制御信
号を出力するデクリメント要求信号制御回路１０と、イ
ンクリメント要求信号によりクロック制御部３０を
「Ｈ」レベルでさらに１クロック保持させる制御信号を
出力するインクリメント要求信号制御回路２０と、デク
リメント要求信号制御回路１０の出力と、インクリメン
ト信号制御回路２０の出力により反転するクロック制御
部３０と、クロック制御部３０の出力と、クロック信号
ＭＣＫの論理をとる論理回路４０とを備え構成する。
ロック制御回路に関し、インクリメント／デクリメント
要求信号により、クロック制御部を「Ｈ」および「Ｌ」
で一時的にホールドすることにより、クロック制御を同
期式で行う、動作マージンの大きなクロック制御回路を
実現することを目的とする。 【構成】デクリメント要求信号によりクロック制御部３
０を「Ｌ」レベルでさらに１クロック保持させる制御信
号を出力するデクリメント要求信号制御回路１０と、イ
ンクリメント要求信号によりクロック制御部３０を
「Ｈ」レベルでさらに１クロック保持させる制御信号を
出力するインクリメント要求信号制御回路２０と、デク
リメント要求信号制御回路１０の出力と、インクリメン
ト信号制御回路２０の出力により反転するクロック制御
部３０と、クロック制御部３０の出力と、クロック信号
ＭＣＫの論理をとる論理回路４０とを備え構成する。
Description
【０００１】
【産業上の利用分野】本発明はディジタルＰＬＬ等で使
用する位相同期用のクロック制御回路に関する。
用する位相同期用のクロック制御回路に関する。
【０００２】通信装置、電子装置の進展に伴い、高速通
信、大量データの処理等に対する要求が高まってきてお
り、使用するクロック信号の周波数も高くなってきてい
る。かかる装置の機能が高度化、複雑化してくるに伴
い、クロック信号の周波数精度も高い精度が要求される
ようになってきている。
信、大量データの処理等に対する要求が高まってきてお
り、使用するクロック信号の周波数も高くなってきてい
る。かかる装置の機能が高度化、複雑化してくるに伴
い、クロック信号の周波数精度も高い精度が要求される
ようになってきている。
【０００３】このような、クロック制御を小規模な構成
の同期式回路で行うことのできるクロック制御回路が要
求されている。
の同期式回路で行うことのできるクロック制御回路が要
求されている。
【０００４】
【従来の技術】図５は従来例を説明する図を示す。図中
のＡ１、Ａ２はＡＮＤ回路、Ｏ１、Ｏ２はＯＲ回路、Ｆ
１、Ｆ２はフリップフロップ回路（以下ＦＦ回路と称す
る）、Ｓ１はセレクタである。
のＡ１、Ａ２はＡＮＤ回路、Ｏ１、Ｏ２はＯＲ回路、Ｆ
１、Ｆ２はフリップフロップ回路（以下ＦＦ回路と称す
る）、Ｓ１はセレクタである。
【０００５】図６は従来例のタイムチャートを示す。図
６により、図５の回路の動作を説明する。丸付き数字は
図５の丸付き数字の点の信号を示す。 クロック信号ＭＣＫを示す。
６により、図５の回路の動作を説明する。丸付き数字は
図５の丸付き数字の点の信号を示す。 クロック信号ＭＣＫを示す。
【０００６】 デクリメント要求信号ＤＥＣを示す。 インクリメント要求信号ＩＮＣを示す。 クロック信号ＭＣＫが入力する毎に反転するＦＦ回
路Ｆ２の出力である。
路Ｆ２の出力である。
【０００７】 ＦＦ回路Ｆ２の反転出力である。 ＡＮＤ回路Ａ１とＡＮＤ回路Ａ２の出力を入力とす
るＯＲ回路Ｏ１の出力である。
るＯＲ回路Ｏ１の出力である。
【０００８】 ＯＲ回路Ｏ１の出力の立ち下がりで反
転するＦＦ回路Ｆ１の出力である。 ＦＦ回路Ｆ２の正相出力と反転出力を入力とするセ
レクタＳ１の出力であり、ＦＦ回路１の出力が「ハイ」
（以下「Ｈ」と称する）のときは、ＦＦ回路Ｆ２の正相
出力を、ＦＦ回路１の出力が「ロウ」（以下「Ｌ」と称
する）のときは、ＦＦ回路Ｆ２の反転出力を選択して出
力する。
転するＦＦ回路Ｆ１の出力である。 ＦＦ回路Ｆ２の正相出力と反転出力を入力とするセ
レクタＳ１の出力であり、ＦＦ回路１の出力が「ハイ」
（以下「Ｈ」と称する）のときは、ＦＦ回路Ｆ２の正相
出力を、ＦＦ回路１の出力が「ロウ」（以下「Ｌ」と称
する）のときは、ＦＦ回路Ｆ２の反転出力を選択して出
力する。
【０００９】 セレクタＳ１の出力とクロック信号Ｍ
ＣＫを入力とするＯＲ回路Ｏ２の出力であり、デクリメ
ント要求信号ＤＥＣにより（ａ）、（ｂ）点で１クロッ
ク挿入され、インクリメント要求信号ＩＮＣにより
（ｃ）点では１クロック削除されている。
ＣＫを入力とするＯＲ回路Ｏ２の出力であり、デクリメ
ント要求信号ＤＥＣにより（ａ）、（ｂ）点で１クロッ
ク挿入され、インクリメント要求信号ＩＮＣにより
（ｃ）点では１クロック削除されている。
【００１０】
【発明が解決しようとする課題】上述の従来例において
は、クロック制御パルスであるＦＦ回路Ｆ１のの切り換
えをクロック信号ＭＣＫに非同期動作の切り換え信号よ
り行っているので、高速動作時に切り換えを信号作成す
るＦＦ回路Ｆ１の絶対遅延時間がクロック信号ＭＣＫの
クロック周期の１／２を超えると出力クロックのデュー
ティが小さくなることがある。また、切り換え動作時に
「ヒゲ」が発生し誤動作となる場合も生じる。
は、クロック制御パルスであるＦＦ回路Ｆ１のの切り換
えをクロック信号ＭＣＫに非同期動作の切り換え信号よ
り行っているので、高速動作時に切り換えを信号作成す
るＦＦ回路Ｆ１の絶対遅延時間がクロック信号ＭＣＫの
クロック周期の１／２を超えると出力クロックのデュー
ティが小さくなることがある。また、切り換え動作時に
「ヒゲ」が発生し誤動作となる場合も生じる。
【００１１】本発明は、インクリメント要求信号、デク
リメント要求信号により、クロック制御パルス生成用の
ＦＦ回路を「Ｈ」および「Ｌ」で一時的に止めることに
より、クロック制御を同期式で行う、動作マージンの大
きなクロック制御回路を実現しようとする。
リメント要求信号により、クロック制御パルス生成用の
ＦＦ回路を「Ｈ」および「Ｌ」で一時的に止めることに
より、クロック制御を同期式で行う、動作マージンの大
きなクロック制御回路を実現しようとする。
【００１２】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０はデクリメント要
求信号が入力時に、クロック制御部３０を「Ｌ」レベル
でさらに１クロック保持させる制御信号を出力するデク
リメント要求信号制御回路であり、２０はインクリメン
ト要求信号入力ときにクロック制御部３０を「Ｈ」レベ
ルでさらに１クロック保持させる制御信号を出力するイ
ンクリメント要求信号制御回路であり、３０はデクリメ
ント要求信号制御回路１０の出力と、インクリメント信
号制御回路２０の出力により反転動作を行うクロック制
御部であり、４０はクロック制御部３０の出力と、クロ
ック信号ＭＣＫの論理をとる論理回路であり、かかる手
段により課題を解決する。
明するブロック図である。図中の１０はデクリメント要
求信号が入力時に、クロック制御部３０を「Ｌ」レベル
でさらに１クロック保持させる制御信号を出力するデク
リメント要求信号制御回路であり、２０はインクリメン
ト要求信号入力ときにクロック制御部３０を「Ｈ」レベ
ルでさらに１クロック保持させる制御信号を出力するイ
ンクリメント要求信号制御回路であり、３０はデクリメ
ント要求信号制御回路１０の出力と、インクリメント信
号制御回路２０の出力により反転動作を行うクロック制
御部であり、４０はクロック制御部３０の出力と、クロ
ック信号ＭＣＫの論理をとる論理回路であり、かかる手
段により課題を解決する。
【００１３】
【作用】クロック信号ＭＣＫを１／２分周するクロック
制御部３０の出力を、デクリメント要求時には、デクリ
メント要求信号制御回路１０により「Ｌ」で、さらに１
クロック保持し、インクリメント要求時には、インクリ
メント要求信号制御回路２０により「Ｈ」で、さらに１
クロック保持させることにより、クロック信号ＭＣＫの
インクリメント／デクリメントを同期式で行うことによ
り、セットアップタイムを大きくとることができ、動作
マージンを大きくすることができる。
制御部３０の出力を、デクリメント要求時には、デクリ
メント要求信号制御回路１０により「Ｌ」で、さらに１
クロック保持し、インクリメント要求時には、インクリ
メント要求信号制御回路２０により「Ｈ」で、さらに１
クロック保持させることにより、クロック信号ＭＣＫの
インクリメント／デクリメントを同期式で行うことによ
り、セットアップタイムを大きくとることができ、動作
マージンを大きくすることができる。
【００１４】
【実施例】図２は本発明の実施例を説明する図である。
図中のＡ１は原理図で説明したデクリメント要求信号制
御回路１０としてのＡＮＤ回路、Ａ２、Ａ３はインクリ
メント要求信号制御回路２０としてのＡＮＤ回路、Ｏ
１、Ｆ１、Ｆ２はクロック制御部３０としてのＯＲ回
路、ＦＦ回路、Ｏ２は論理回路４０としてのＯＲ回路で
ある。
図中のＡ１は原理図で説明したデクリメント要求信号制
御回路１０としてのＡＮＤ回路、Ａ２、Ａ３はインクリ
メント要求信号制御回路２０としてのＡＮＤ回路、Ｏ
１、Ｆ１、Ｆ２はクロック制御部３０としてのＯＲ回
路、ＦＦ回路、Ｏ２は論理回路４０としてのＯＲ回路で
ある。
【００１５】ＦＦ回路Ｆ１がクロック制御パルス生成用
のトグル動作を行うものである。このトグル動作はイン
クリメント要求時には「Ｈ」、デクリメント要求時には
「Ｌ」でさらに１クロックホールドしている。
のトグル動作を行うものである。このトグル動作はイン
クリメント要求時には「Ｈ」、デクリメント要求時には
「Ｌ」でさらに１クロックホールドしている。
【００１６】図３は本発明の実施例のタイムチャートで
あり、タイムチャートにより、図２の動作を説明する。
なお丸付数字は図２の丸付数字の位置の信号を示す。
（Ａ）はデクリメント要求時のタイムチャートである。
あり、タイムチャートにより、図２の動作を説明する。
なお丸付数字は図２の丸付数字の位置の信号を示す。
（Ａ）はデクリメント要求時のタイムチャートである。
【００１７】 クロック信号ＭＣＫである。 デクリメント要求信号である。 インクリメント要求信号であり、ここでは入力され
ない。
ない。
【００１８】 ＦＦ回路Ｆ１の出力であり、デクリメ
ント要求信号がＡＮＤ回路Ａ１に入力されると、ＦＦ回
路Ｆ１の出力が「Ｌ」の位置でＡＮＤ回路Ａ２、Ａ３の
出力が「Ｌ」となり、ＯＲ回路Ｏ１の出力も「Ｌ」とな
るので次のクロック信号ＭＣＫでもう一度「Ｌ」を出力
する。
ント要求信号がＡＮＤ回路Ａ１に入力されると、ＦＦ回
路Ｆ１の出力が「Ｌ」の位置でＡＮＤ回路Ａ２、Ａ３の
出力が「Ｌ」となり、ＯＲ回路Ｏ１の出力も「Ｌ」とな
るので次のクロック信号ＭＣＫでもう一度「Ｌ」を出力
する。
【００１９】 ＦＦ回路Ｆ２の出力である。 ＦＦ回路Ｆ２の反転出力である。 ＦＦ回路Ｆ１の出力と、クロック信号ＭＣＫを入
力とするＯＲ回路Ｏ２からの出力クロックを示す。
（ａ）、（ｂ）の位置でデクリメント動作を行い１クロ
ック挿入されている。
力とするＯＲ回路Ｏ２からの出力クロックを示す。
（ａ）、（ｂ）の位置でデクリメント動作を行い１クロ
ック挿入されている。
【００２０】（Ｂ）はインクリメント要求時のタイムチ
ャートである。 クロック信号ＭＣＫである。 デクリメント要求信号であり、ここでは入力されな
い。
ャートである。 クロック信号ＭＣＫである。 デクリメント要求信号であり、ここでは入力されな
い。
【００２１】 インクリメント要求信号である。 ＦＦ回路Ｆ１の出力であり、インクリメント要求信
号がＡＮＤ回路Ａ２に入力されると、ＦＦ回路Ｆ１の出
力が「Ｈ」の位置でＡＮＤ回路Ａ２の出力が「Ｈ」とな
り、ＯＲ回路Ｏ１の出力が「Ｈ」となるので次のクロッ
ク信号ＭＣＫでもう一度「Ｈ」を出力する。
号がＡＮＤ回路Ａ２に入力されると、ＦＦ回路Ｆ１の出
力が「Ｈ」の位置でＡＮＤ回路Ａ２の出力が「Ｈ」とな
り、ＯＲ回路Ｏ１の出力が「Ｈ」となるので次のクロッ
ク信号ＭＣＫでもう一度「Ｈ」を出力する。
【００２２】 ＦＦ回路Ｆ２の出力である。 ＦＦ回路Ｆ２の反転出力である。 ＦＦ回路Ｆ１の出力と、クロック信号ＭＣＫを入
力とするＯＲ回路Ｏ２からの出力クロック信号を示す。
（ａ）、（ｂ）の位置でインクリメント動作を行い１ク
ロック削除されている。
力とするＯＲ回路Ｏ２からの出力クロック信号を示す。
（ａ）、（ｂ）の位置でインクリメント動作を行い１ク
ロック削除されている。
【００２３】このように、ＦＦ回路Ｆ１は通常はクロッ
ク信号ＭＣＫによりトグル動作を繰り返しているが、イ
ンクリメント／デクリメント要求時にはさらに１クロッ
ク「Ｈ」、「Ｌ」の状態を保持することにより同期式で
クロック制御を行う。
ク信号ＭＣＫによりトグル動作を繰り返しているが、イ
ンクリメント／デクリメント要求時にはさらに１クロッ
ク「Ｈ」、「Ｌ」の状態を保持することにより同期式で
クロック制御を行う。
【００２４】図４は本発明のその他の実施例を説明する
図である。１００が本発明のクロック制御回路、２００
は周波数制御部、３００は固定発振器、４００はレート
マルチプライヤである。
図である。１００が本発明のクロック制御回路、２００
は周波数制御部、３００は固定発振器、４００はレート
マルチプライヤである。
【００２５】また、レートマルチプライヤ４００中の４
１０はタイマ、４２０はダウンカウンタ、４３０はＯＲ
回路、４４０は１／ｎ分周回路である。周波数制御部２
００は周波数を制御するためのインクリメント／デクリ
メントの極性信号と操作回数情報を生成する。
１０はタイマ、４２０はダウンカウンタ、４３０はＯＲ
回路、４４０は１／ｎ分周回路である。周波数制御部２
００は周波数を制御するためのインクリメント／デクリ
メントの極性信号と操作回数情報を生成する。
【００２６】レートマルチプライヤ４００では、クロッ
クの操作回数の情報を受けて、それに見合っただけのパ
ルス信号を等間隔で出力する。レートマルチプライヤ４
００の動作は次のとおりである。
クの操作回数の情報を受けて、それに見合っただけのパ
ルス信号を等間隔で出力する。レートマルチプライヤ４
００の動作は次のとおりである。
【００２７】タイマ４１０は一定間隔Ｔ２でロード信号
ＬＤを発生し、周波数制御部２００から出力されるｍビ
ットの信号をダウンカウンタ４２０にロードさせる。ダ
ウンカウンタ４２０はロード値からダウンカウントを行
いカウント値が「０」となった時点でＢＡを発生し、Ｏ
Ｒ回路４３０、１／ｎ分周回路４４０をとおして出力す
ることにより、等間隔でインクリメント／デクリメント
要求信号を生成している。
ＬＤを発生し、周波数制御部２００から出力されるｍビ
ットの信号をダウンカウンタ４２０にロードさせる。ダ
ウンカウンタ４２０はロード値からダウンカウントを行
いカウント値が「０」となった時点でＢＡを発生し、Ｏ
Ｒ回路４３０、１／ｎ分周回路４４０をとおして出力す
ることにより、等間隔でインクリメント／デクリメント
要求信号を生成している。
【００２８】１００は本発明のクロック制御回路であ
り、周波数制御部２００からのインクリメント／デクリ
メント極性信号とレートマルチプライヤ４００からのパ
ルス信号を受けて、固定発振器３００のクロックのイン
クリメント／デクリメント動作を行うことにより必要と
する周波数を得ている。
り、周波数制御部２００からのインクリメント／デクリ
メント極性信号とレートマルチプライヤ４００からのパ
ルス信号を受けて、固定発振器３００のクロックのイン
クリメント／デクリメント動作を行うことにより必要と
する周波数を得ている。
【００２９】本発明の実施例は正論理の回路構成で説明
したが、負論理の回路で構成することも可能であること
は勿論である。
したが、負論理の回路で構成することも可能であること
は勿論である。
【００３０】
【発明の効果】本発明によれば、クロック制御パルス生
成部の出力をインクリメント要求時には「Ｈ」、デクリ
メント要求ときには「Ｌ」でもう１クロックホールドさ
せる機能を有するトグル回路の出力をクロック制御パル
スとして使用することにより、回路のすべてを同期式で
構成することができ、動作マージンを大きくとることが
可能となる。
成部の出力をインクリメント要求時には「Ｈ」、デクリ
メント要求ときには「Ｌ」でもう１クロックホールドさ
せる機能を有するトグル回路の出力をクロック制御パル
スとして使用することにより、回路のすべてを同期式で
構成することができ、動作マージンを大きくとることが
可能となる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明の実施例のタイムチャート
【図４】 本発明のその他の実施例を説明する図
【図５】 従来例を説明する図
【図６】 従来例のタイムチャート
１０ デクリメント要求信号制御回路 ２０ インクリメント要求信号制御回路 ３０ クロック制御部 ４０ 論理回路 Ａ１、Ａ２、Ａ３ ＡＮＤ回路 Ｏ１、Ｏ２、４３０ ＯＲ回路 Ｆ１、Ｆ２ ＦＦ回路 Ｓ１ セレクタ １００ クロック制御回路 ２００ 周波数制御部 ３００ 固定発振器 ４００ レートマルチプライヤ ４１０ タイマ ４２０ ダウンカウンタ ４４０ １／ｎ分周回路
Claims (1)
- 【請求項１】 クロック信号に同期してクロック制御を
行う回路であって、 デクリメント要求信号が入力時に、クロック制御部（３
０）を「ロウ」レベルでさらに１クロック保持させる制
御信号を出力するデクリメント要求信号制御回路（１
０）と、 インクリメント要求信号が入力時に、クロック制御部
（３０）を「ハイ」レベルでさらに１クロック保持させ
る制御信号を出力するインクリメント要求信号制御回路
（２０）と、 前記デクリメント要求信号制御回路（１０）の出力と、
前記インクリメント信号制御回路（２０）の出力により
反転動作を行うクロック制御部（３０）と、 前記クロック制御部（３０）の出力と、クロック信号
（ＭＣＫ）の論理をとる論理回路（４０）とを備えたこ
とを特徴とするクロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152549A JPH05344111A (ja) | 1992-06-12 | 1992-06-12 | クロック制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152549A JPH05344111A (ja) | 1992-06-12 | 1992-06-12 | クロック制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05344111A true JPH05344111A (ja) | 1993-12-24 |
Family
ID=15542898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152549A Withdrawn JPH05344111A (ja) | 1992-06-12 | 1992-06-12 | クロック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05344111A (ja) |
-
1992
- 1992-06-12 JP JP4152549A patent/JPH05344111A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |