JPH0575206B2 - - Google Patents
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- Publication number
- JPH0575206B2 JPH0575206B2 JP60063415A JP6341585A JPH0575206B2 JP H0575206 B2 JPH0575206 B2 JP H0575206B2 JP 60063415 A JP60063415 A JP 60063415A JP 6341585 A JP6341585 A JP 6341585A JP H0575206 B2 JPH0575206 B2 JP H0575206B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- counter
- circuit
- control signal
- clkb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２つのカウンタのうち一方のカウン
タ位相により他方のカウンタの位相を制御する方
式において、両カウンタのクロツクに位相変動を
生じた場合にも安定した動作を保証する回路に関
するものである。
タ位相により他方のカウンタの位相を制御する方
式において、両カウンタのクロツクに位相変動を
生じた場合にも安定した動作を保証する回路に関
するものである。
（従来の技術）
デイジタル通信装置、例えばPCM多重変換装
置や同期多重変換装置等においては交換局内のク
ロツク供給装置から受信した基本クロツクをもと
にして各種クロツクを生成する回路を有してい
る。この回路は種々のカウンタ系により構成され
ている。これらのうち、ある２つのカウンタ系に
ついて、一方のカウンタ系の位相に対して他方の
カウンタ系の位相を、常にある一定の関係を保つ
ように合わせる必要が生じることがある。両系の
クロツクが同一周波数の場合は、一方から他方に
制御パルスを与えて、他方のカウンタの内容を周
期的に特定の値に設定することにより実現する。
置や同期多重変換装置等においては交換局内のク
ロツク供給装置から受信した基本クロツクをもと
にして各種クロツクを生成する回路を有してい
る。この回路は種々のカウンタ系により構成され
ている。これらのうち、ある２つのカウンタ系に
ついて、一方のカウンタ系の位相に対して他方の
カウンタ系の位相を、常にある一定の関係を保つ
ように合わせる必要が生じることがある。両系の
クロツクが同一周波数の場合は、一方から他方に
制御パルスを与えて、他方のカウンタの内容を周
期的に特定の値に設定することにより実現する。
これに対して、例えば周波数の異なる２種のク
ロツクを用いた２統系のカウンタで同様のことを
行なう場合には、PLO回路で両クロツクを周波
数同期させたのち、一方のカウンタからの制御に
より、他方のカウンタの内容を周期的にある値に
設定する。このブロツク図を第３図に、タイムチ
ヤートを第４図に示す。
ロツクを用いた２統系のカウンタで同様のことを
行なう場合には、PLO回路で両クロツクを周波
数同期させたのち、一方のカウンタからの制御に
より、他方のカウンタの内容を周期的にある値に
設定する。このブロツク図を第３図に、タイムチ
ヤートを第４図に示す。
第３図において１はカウンタ、２はカウンタ１
のクロツク入力端子、３はカウンタ、４はカウン
タ３のクロツク入力端子、５はカウンタ１の１周
期に１回出力される制御パルス、６と７はＤフリ
ツプフロツプ、８は２入力ANDゲート、９は８
の出力でパルス５をカウンタ３を駆動するクロツ
クに同期させたパルス、１０はカウンタ３のロー
ドパルス入力端子で、ここにパルスが到来すると
カウンタ３の内容は特定の値に変化する。
のクロツク入力端子、３はカウンタ、４はカウン
タ３のクロツク入力端子、５はカウンタ１の１周
期に１回出力される制御パルス、６と７はＤフリ
ツプフロツプ、８は２入力ANDゲート、９は８
の出力でパルス５をカウンタ３を駆動するクロツ
クに同期させたパルス、１０はカウンタ３のロー
ドパルス入力端子で、ここにパルスが到来すると
カウンタ３の内容は特定の値に変化する。
ここに、カウンタ１に印加するクロツクを
CLKA、カウンタ３に印加するクロツクをCLKB
とし、CLKAに対してCLKBは周期が長いものと
する。また、カウンタ１とカウンタ３の周期は同
一とする。
CLKA、カウンタ３に印加するクロツクをCLKB
とし、CLKAに対してCLKBは周期が長いものと
する。また、カウンタ１とカウンタ３の周期は同
一とする。
いま、カウンタ１の内容がＣなる値をとると
き、カウンタ３の内容をA′なる値に設定するこ
とにより、カウンタ３をカウンタ１に従属して動
作させることを考える。CLKAとCLKBは周波数
同期はとれているが、位相同期がとれていないも
のとすると、CLKBは第４図タイムチヤートの
CLKB(1)とCLKB(2)のような、まつたく異なる位
相をとる可能性がある。もちろんこの２種類以外
の位相もとりうるが、ここでは簡単のため、この
２種類について考えることにする。
き、カウンタ３の内容をA′なる値に設定するこ
とにより、カウンタ３をカウンタ１に従属して動
作させることを考える。CLKAとCLKBは周波数
同期はとれているが、位相同期がとれていないも
のとすると、CLKBは第４図タイムチヤートの
CLKB(1)とCLKB(2)のような、まつたく異なる位
相をとる可能性がある。もちろんこの２種類以外
の位相もとりうるが、ここでは簡単のため、この
２種類について考えることにする。
カウンタ１は、１周期内に１回、CLKAの２ビ
ツト分に相当する時間に“Ｈ”レベルになる制御
パルス５を発生する。制御パルス５はＤフリツプ
フロツプ６のＤ入力に接続され、Ｄフリツプフロ
ツプ６のクロツク入力CKにはCLKBが接続され
ている。したがつてＤフリツプフロツプ６のＱ出
力はCLKBに立ち上りに同期した制御パルスとな
る。これをＤフリツプフロツプ７と２入力AND
ゲートを用いて、Ｄフリツプフロツプ６のＱ出力
の立ち上りからCLKBの１ビツト幅分を取り出し
た制御パルス９によりカウンタ３を制御する。即
ち制御パルス９がカウンタ３のロードパルス入力
１０に印加されると、カウンタ３の内容は強制的
にA′なる値に変化する。第４図のタイムチヤー
トでは、CLKBの位相２種類にそれぞれ対応した
制御パルス９とカウンタ３の内容を示してある。
即ちCLKB(1)と９(1)とカウンタ３内容(1)が対応
し、CLKB(2)と９(2)とカウンタ３内容(2)が対応す
る。
ツト分に相当する時間に“Ｈ”レベルになる制御
パルス５を発生する。制御パルス５はＤフリツプ
フロツプ６のＤ入力に接続され、Ｄフリツプフロ
ツプ６のクロツク入力CKにはCLKBが接続され
ている。したがつてＤフリツプフロツプ６のＱ出
力はCLKBに立ち上りに同期した制御パルスとな
る。これをＤフリツプフロツプ７と２入力AND
ゲートを用いて、Ｄフリツプフロツプ６のＱ出力
の立ち上りからCLKBの１ビツト幅分を取り出し
た制御パルス９によりカウンタ３を制御する。即
ち制御パルス９がカウンタ３のロードパルス入力
１０に印加されると、カウンタ３の内容は強制的
にA′なる値に変化する。第４図のタイムチヤー
トでは、CLKBの位相２種類にそれぞれ対応した
制御パルス９とカウンタ３の内容を示してある。
即ちCLKB(1)と９(1)とカウンタ３内容(1)が対応
し、CLKB(2)と９(2)とカウンタ３内容(2)が対応す
る。
今の場合、CLKAよりCLKBが長周期であると
したが、逆の場合およびCLKAとCLKBが同一周
期の場合も、回路形式は同様である。
したが、逆の場合およびCLKAとCLKBが同一周
期の場合も、回路形式は同様である。
（発明が解決しようとする問題点）
しかしながら、上記従来の技術では、第４図の
タイムチヤートからわかるとおり、CLKBの位相
がCLKAの位相に対して変動すると、タイムチヤ
ート中のCLKB(2)と５の各立ち上り点の時間差ｔ
がＤフリツプフロツプ６、７のセツトアツプ・タ
イム以下になつた場合、Ｄフリツプフロツプ６の
出力Ｑの立ち上り点が不安定化し、これが原因で
制御パルス９の不安定化即ちカウンタ３の位相の
不安定化を生ずるという欠点を有する。
タイムチヤートからわかるとおり、CLKBの位相
がCLKAの位相に対して変動すると、タイムチヤ
ート中のCLKB(2)と５の各立ち上り点の時間差ｔ
がＤフリツプフロツプ６、７のセツトアツプ・タ
イム以下になつた場合、Ｄフリツプフロツプ６の
出力Ｑの立ち上り点が不安定化し、これが原因で
制御パルス９の不安定化即ちカウンタ３の位相の
不安定化を生ずるという欠点を有する。
本発明はこの欠点を改善し、安定な位相同期回
路を提供することを目的とする。
路を提供することを目的とする。
（問題点を解決するための手段）
上記目的を達成するための本発明の特徴は、
周波数同期が確立し位相同期が確立していない
複数のクロツクで各々動作する複数のカウンタを
有し、ひとつのカウンタの内容にもとずいて発生
する位相決定用制御信号に従つて他のカウンタの
位相を決定する位相同期回路において、位相を決
定されるカウンタにより提供され周期毎に所定の
時間幅だけ論理レベルが反転する制御信号と、該
制御信号と前記位相決定用制御信号との論理操作
手段とを有し、該手段の出力を位相を決定される
カウンタの位相決定入力とする位相同期回路にあ
る。
複数のクロツクで各々動作する複数のカウンタを
有し、ひとつのカウンタの内容にもとずいて発生
する位相決定用制御信号に従つて他のカウンタの
位相を決定する位相同期回路において、位相を決
定されるカウンタにより提供され周期毎に所定の
時間幅だけ論理レベルが反転する制御信号と、該
制御信号と前記位相決定用制御信号との論理操作
手段とを有し、該手段の出力を位相を決定される
カウンタの位相決定入力とする位相同期回路にあ
る。
（作用）
上記構成によると、前記制御信号がレベルＬの
間は位相決定用制御信号の動作が禁止される。従
つてクロツクの位相変動tPHが制御信号の幅Ｔに
比べて小さければ回路の動作は安定している。
間は位相決定用制御信号の動作が禁止される。従
つてクロツクの位相変動tPHが制御信号の幅Ｔに
比べて小さければ回路の動作は安定している。
（実施例）
第１図は、本発明のブロツク図、第２図はタイ
ムチヤートである。第１図において１〜10は第３
図と同じで、１１はロード禁止パルス、１２は２
入力ANDゲート、１３はカウンタ３のロードパ
ルスである。
ムチヤートである。第１図において１〜10は第３
図と同じで、１１はロード禁止パルス、１２は２
入力ANDゲート、１３はカウンタ３のロードパ
ルスである。
いま、ある瞬間にクロツクCLKBとカウンタ３
の内容が、第２図タイムチヤート中の添字(1)で示
される状態であつたとする。ここに制御信号１１
は、カウンタ３の内容A′を中心として前後に
CLKBで１ビツト分ずつの幅Ｔだけ、“Ｌ”レベ
ルとなり、他の時刻は“Ｈ”レベルとなる信号で
ある。この幅ＴはPLO回路の特性で決定される
２系統のクロツクCLKAとCLKBの位相変動値よ
りも充分大きい値に設定しておく。
の内容が、第２図タイムチヤート中の添字(1)で示
される状態であつたとする。ここに制御信号１１
は、カウンタ３の内容A′を中心として前後に
CLKBで１ビツト分ずつの幅Ｔだけ、“Ｌ”レベ
ルとなり、他の時刻は“Ｈ”レベルとなる信号で
ある。この幅ＴはPLO回路の特性で決定される
２系統のクロツクCLKAとCLKBの位相変動値よ
りも充分大きい値に設定しておく。
このとき、制御信号９(1)と１１(1)は２入力
ANDゲート１２で論理操作され、その出力信号
１３は１３(1)のように９(1)がそのまま現われる。
これによつてカウンタ３は次の瞬間に内容が添字
(2)で示されるものに変わり、同時に制御信号１１
は１１(2)に変化する。この状態では２入力AND
ゲート１２の一方の入力に信号１１(2)が、もう一
方の入力に信号９(1)が接続されているので、出力
信号１３(2)は、カウンタ３の全周期にわたつて
“Ｌ”レベルである。この状態では、カウンタ３
は、ロードパルス入力端子１０の信号レベルが
“Ｌ”レベルであることから、外部からの強制を
受けずに自分で作り出した周期で動いている。こ
こでいう「自分で作り出した周期」とは、外部か
ら強制ロードされる周期と同一である。
ANDゲート１２で論理操作され、その出力信号
１３は１３(1)のように９(1)がそのまま現われる。
これによつてカウンタ３は次の瞬間に内容が添字
(2)で示されるものに変わり、同時に制御信号１１
は１１(2)に変化する。この状態では２入力AND
ゲート１２の一方の入力に信号１１(2)が、もう一
方の入力に信号９(1)が接続されているので、出力
信号１３(2)は、カウンタ３の全周期にわたつて
“Ｌ”レベルである。この状態では、カウンタ３
は、ロードパルス入力端子１０の信号レベルが
“Ｌ”レベルであることから、外部からの強制を
受けずに自分で作り出した周期で動いている。こ
こでいう「自分で作り出した周期」とは、外部か
ら強制ロードされる周期と同一である。
次に添字(2)で示された状態から、クロツク
CLKBがＴにくらべて充分小さいtPHの位相変動
を生じたと仮定する。このとき、CLKBと信号
９、カウンタ３の内容は、いずれも第２図で添字
(3)で示された波形に変化する。
CLKBがＴにくらべて充分小さいtPHの位相変動
を生じたと仮定する。このとき、CLKBと信号
９、カウンタ３の内容は、いずれも第２図で添字
(3)で示された波形に変化する。
添字(3)で示された状態では、２入力ANDゲー
ト１２の出力１３(3)は、やはり“Ｌ”レベルであ
り、カウンタ３は外部からの強制ロードを受けず
に自分で作り出した周期で動いている。
ト１２の出力１３(3)は、やはり“Ｌ”レベルであ
り、カウンタ３は外部からの強制ロードを受けず
に自分で作り出した周期で動いている。
このようにして、一度でも添字(1)の状態が生じ
れば、カウンタ３の内容は瞬間的に外部から強制
的にA′なる値に設定され、添字(2)の状態に移る。
添字(2)の状態では、制御信号１１が“Ｌ”レベル
になつている時間幅のほぼ中央でカウンタ３の内
容がA′になつているため、クロツクCLKBの位
相変動tPHがＴより充分小さい限り、回路の動作
は安定している。
れば、カウンタ３の内容は瞬間的に外部から強制
的にA′なる値に設定され、添字(2)の状態に移る。
添字(2)の状態では、制御信号１１が“Ｌ”レベル
になつている時間幅のほぼ中央でカウンタ３の内
容がA′になつているため、クロツクCLKBの位
相変動tPHがＴより充分小さい限り、回路の動作
は安定している。
本説明では２種類のクロツクCLKAとCLKBに
ついて、CLKBの方がCLKAよりも長周期である
としたが、逆の関係の場合および両クロツクの周
期が同一の場合も、回路構成は同様となる。また
カウンタ３系統以上存在し、そのうちの１系統に
よつて残り全部のカウンタ系を制御する場合の回
路構成も同様である。
ついて、CLKBの方がCLKAよりも長周期である
としたが、逆の関係の場合および両クロツクの周
期が同一の場合も、回路構成は同様となる。また
カウンタ３系統以上存在し、そのうちの１系統に
よつて残り全部のカウンタ系を制御する場合の回
路構成も同様である。
（発明の効果）
以上の説明のとおり、本発明は、PLO回路の
特性によつて決まるクロツクの位相変動値よりも
充分大きい時間幅Ｔの設定によつて、クロツクの
位相変動幅を吸収する形式となつている。このた
め、汎用のデイタルICで簡単に構成することが
可能で、動作も安定している。Ｔの値の設計は、
両クロツクCLKA、CLKBの周期とPLO回路の
特性から容易に行うことができる。
特性によつて決まるクロツクの位相変動値よりも
充分大きい時間幅Ｔの設定によつて、クロツクの
位相変動幅を吸収する形式となつている。このた
め、汎用のデイタルICで簡単に構成することが
可能で、動作も安定している。Ｔの値の設計は、
両クロツクCLKA、CLKBの周期とPLO回路の
特性から容易に行うことができる。
本回路を用いれば、各種デイタル通信装置、例
えばPCM多重変換装置や同期多重変換装置にお
いて、クロツク供給装置から受信した基本クロツ
クをもとにして自装置内で使用する各種クロツク
を生成する場合に、周波数同期のみがとれている
２系統のクロツクで動作し、かつ互いに特定の位
相関係を保つことを必要とする２系統のカウンタ
が、複雑な位相同期回路を構成することなく実現
できる。
えばPCM多重変換装置や同期多重変換装置にお
いて、クロツク供給装置から受信した基本クロツ
クをもとにして自装置内で使用する各種クロツク
を生成する場合に、周波数同期のみがとれている
２系統のクロツクで動作し、かつ互いに特定の位
相関係を保つことを必要とする２系統のカウンタ
が、複雑な位相同期回路を構成することなく実現
できる。
第１図は本発明による位相同期回路のブロツク
図、第２図はその動作タイムチヤート、第３図は
従来の位相同期回路、第４図はその動作タイムチ
ヤートである。 １はカウンタ、２はカウンタ１のクロツク入力
端子、３はカウンタ１によつて位相を決定される
カウンタ、４はカウンタ３のクロツク入力端子、
５はカウンタ１から発生する位相決定パルス、６
と７はＤフリツプフロツプ、８は２入力ANDゲ
ート、９は８の出力、１０はカウンタ３の位相決
定入力、１１はカウンタ３から発生する制御信
号、１２は２入力ANDゲート、１３はカウンタ
３の位相決定パルスである。
図、第２図はその動作タイムチヤート、第３図は
従来の位相同期回路、第４図はその動作タイムチ
ヤートである。 １はカウンタ、２はカウンタ１のクロツク入力
端子、３はカウンタ１によつて位相を決定される
カウンタ、４はカウンタ３のクロツク入力端子、
５はカウンタ１から発生する位相決定パルス、６
と７はＤフリツプフロツプ、８は２入力ANDゲ
ート、９は８の出力、１０はカウンタ３の位相決
定入力、１１はカウンタ３から発生する制御信
号、１２は２入力ANDゲート、１３はカウンタ
３の位相決定パルスである。
Claims (1)
- 【特許請求の範囲】 １ 周波数同期が確立し位相同期が確立していな
い複数のクロツクで各々動作する複数のカウンタ
を有し、ひとつのカウンタの内容にもとずいて発
生する位相決定用制御信号に従つて他のカウンタ
の位相を決定する位相同期回路において、位相を
決定されるカウンタにより提供され周期毎に所定
の時間幅だけ論理レベルが反転する制御信号と、
該制御信号と前記位相決定用制御信号との論理操
作手段とを有し、該手段の出力を位相を決定され
るカウンタの位相決定入力とすることを特徴とす
る位相同期回路。 ２ 前記時間幅が各クロツクの位相変動以上の時
間幅であり、前記論理操作手段が論理積回路であ
ることを特徴とする特許請求の範囲第１項記載の
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063415A JPS61224521A (ja) | 1985-03-29 | 1985-03-29 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063415A JPS61224521A (ja) | 1985-03-29 | 1985-03-29 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224521A JPS61224521A (ja) | 1986-10-06 |
| JPH0575206B2 true JPH0575206B2 (ja) | 1993-10-20 |
Family
ID=13228634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063415A Granted JPS61224521A (ja) | 1985-03-29 | 1985-03-29 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224521A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692071B2 (ja) * | 1987-02-25 | 1997-12-17 | 日本電気株式会社 | 位相同期パルス発生回路 |
| JPH0236614A (ja) * | 1988-07-26 | 1990-02-06 | Anritsu Corp | クロックパルス発生回路 |
-
1985
- 1985-03-29 JP JP60063415A patent/JPS61224521A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224521A (ja) | 1986-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |