JPH0534418A - テスト回路 - Google Patents
テスト回路Info
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- JPH0534418A JPH0534418A JP3216005A JP21600591A JPH0534418A JP H0534418 A JPH0534418 A JP H0534418A JP 3216005 A JP3216005 A JP 3216005A JP 21600591 A JP21600591 A JP 21600591A JP H0534418 A JPH0534418 A JP H0534418A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- ring oscillator
- circuit
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 56
- 230000010355 oscillation Effects 0.000 claims abstract description 21
- 230000003213 activating effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 遅延時間を検出するための条件設定が容易で
あり、しかも簡単な構成のテスタで容易に、かつ確実に
遅延時間を測定できるようにする。 【構成】 テスト回路を起動させるためのテスト起動信
号ＴSTART が与えられた時点でリングオシレータ２を起
動させるとともに、上記リングオシレータ２の発振出力
Ｓ2 をカウントし、上記カウント値が所定数に達したら
テスト終了信号ＴEND を生成して上記リングオシレータ
２の発振動作を停止させるようにして、上記リングオシ
レータ２が発振動作を行っている期間と測定すべき遅延
時間ｔｐｄとを一致させるようにすることにより、上記
リングオシレータ２の発振動作を検出することで半導体
集積デバイスの遅延時間を測定できるようにする。
あり、しかも簡単な構成のテスタで容易に、かつ確実に
遅延時間を測定できるようにする。 【構成】 テスト回路を起動させるためのテスト起動信
号ＴSTART が与えられた時点でリングオシレータ２を起
動させるとともに、上記リングオシレータ２の発振出力
Ｓ2 をカウントし、上記カウント値が所定数に達したら
テスト終了信号ＴEND を生成して上記リングオシレータ
２の発振動作を停止させるようにして、上記リングオシ
レータ２が発振動作を行っている期間と測定すべき遅延
時間ｔｐｄとを一致させるようにすることにより、上記
リングオシレータ２の発振動作を検出することで半導体
集積デバイスの遅延時間を測定できるようにする。
Description
【０００１】
【産業上の利用分野】本発明はテスト回路に係わり、特
に、半導体集積デバイスの性能をテストするものに用い
て好適なものである。
に、半導体集積デバイスの性能をテストするものに用い
て好適なものである。
【０００２】
【従来の技術】従来より、半導体集積デバイスの性能を
テストするための回路が種々提案されている。例えば、
図３に示したように、内部フリップ・フロップＡから外
部端子ａ迄の遅延時間を測る回路や、或いは図５に示す
ように、外部端子ｂからフリップ・フロップＢ迄の遅延
時間を測る回路等が知られている。
テストするための回路が種々提案されている。例えば、
図３に示したように、内部フリップ・フロップＡから外
部端子ａ迄の遅延時間を測る回路や、或いは図５に示す
ように、外部端子ｂからフリップ・フロップＢ迄の遅延
時間を測る回路等が知られている。
【０００３】図３に示した遅延時間測定回路は、フリッ
プ・フロップＡにクロック信号ＣＬＫが与えられてから
外部端子ａの出力論理レベルが反転する迄の遅延時間ｔ
ｐｄに基いて、この間に存在するナンド回路６、インバ
ータ７等を構成する半導体集積デバイスの性能をテスト
するようにしている。また、図５に示した回路は、外部
端子の論理レベルが反転してからクロック信号ＣＬＫが
与えられる迄の遅延時間ｔｐｄに基いて、この間に存在
するナンド回路６、インバータ７、オア回路８等を構成
する半導体集積デバイスの性能をテストするようにして
いる。
プ・フロップＡにクロック信号ＣＬＫが与えられてから
外部端子ａの出力論理レベルが反転する迄の遅延時間ｔ
ｐｄに基いて、この間に存在するナンド回路６、インバ
ータ７等を構成する半導体集積デバイスの性能をテスト
するようにしている。また、図５に示した回路は、外部
端子の論理レベルが反転してからクロック信号ＣＬＫが
与えられる迄の遅延時間ｔｐｄに基いて、この間に存在
するナンド回路６、インバータ７、オア回路８等を構成
する半導体集積デバイスの性能をテストするようにして
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、図３お
よび図５に示したテスト回路は、いずれも論理レベルが
反転するタイミングを検出して遅延時間ｔｐｄを測定す
るようにしたものであるから、上記論理レベルを反転さ
せるためのデータを種々揃えたり、あるいは集めたデー
タに基いて論理レベルを反転させる条件を設定するのが
非常に難しいという問題があった。
よび図５に示したテスト回路は、いずれも論理レベルが
反転するタイミングを検出して遅延時間ｔｐｄを測定す
るようにしたものであるから、上記論理レベルを反転さ
せるためのデータを種々揃えたり、あるいは集めたデー
タに基いて論理レベルを反転させる条件を設定するのが
非常に難しいという問題があった。
【０００５】また、このように論理レベルの反転を検出
する場合には、大掛かりな構成のテスタが必要であっ
た。更に、最近は半導体集積デバイスの性能が向上し、
それに連れて遅延時間ｔｐｄも非常に小さくなってきて
いる。したがって、上記遅延時間ｔｐｄを測定するため
のテスタには高速性がますます求められることになる
が、従来のテスト回路はこのような要請に十分に答える
ことができなかった。本発明は上述の問題点に鑑み、遅
延時間を検出するための条件設定が容易であり、しかも
簡単な構成のテスタで容易に、かつ確実に遅延時間を測
定できるようにすることを目的とする。
する場合には、大掛かりな構成のテスタが必要であっ
た。更に、最近は半導体集積デバイスの性能が向上し、
それに連れて遅延時間ｔｐｄも非常に小さくなってきて
いる。したがって、上記遅延時間ｔｐｄを測定するため
のテスタには高速性がますます求められることになる
が、従来のテスト回路はこのような要請に十分に答える
ことができなかった。本発明は上述の問題点に鑑み、遅
延時間を検出するための条件設定が容易であり、しかも
簡単な構成のテスタで容易に、かつ確実に遅延時間を測
定できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】本発明のテスト回路は、
テスト回路を起動させるための信号が与えられる第１の
入力端子と、上記テスト回路のテスト動作を停止させる
信号が与えられる第２の入力端子とを有し、上記テスト
起動信号が与えられてから上記テスト終了信号が与えら
れるまでの期間において、その出力端子から駆動信号を
導出する制御ゲート回路と、上記制御ゲート回路から上
記駆動信号が与えられている期間だけ動作して所定の周
波数の発振信号を出力するリングオシレータと、上記リ
ングオシレータから出力される発振信号をカウントし、
そのカウント値が所定数に達したら上記テスト終了信号
を導出するカウント回路とを具備している。
テスト回路を起動させるための信号が与えられる第１の
入力端子と、上記テスト回路のテスト動作を停止させる
信号が与えられる第２の入力端子とを有し、上記テスト
起動信号が与えられてから上記テスト終了信号が与えら
れるまでの期間において、その出力端子から駆動信号を
導出する制御ゲート回路と、上記制御ゲート回路から上
記駆動信号が与えられている期間だけ動作して所定の周
波数の発振信号を出力するリングオシレータと、上記リ
ングオシレータから出力される発振信号をカウントし、
そのカウント値が所定数に達したら上記テスト終了信号
を導出するカウント回路とを具備している。
【０００７】
【作用】テスト回路を起動させるための信号が与えられ
た時点でリングオシレータを起動させるとともに、上記
リングオシレータの発振出力をカウントし、上記カウン
ト値が所定数に達したらテスト終了信号を生成して上記
リングオシレータの発振を停止させるようにすることに
より、上記リングオシレータが発振動作を行っている期
間と測定すべき遅延時間とが一致するので、これによ
り、上記リングオシレータの発振期間を検出すれば、半
導体集積デバイスの遅延時間を測定することができるよ
うになる。このように、リングオシレータの発振期間を
検出するのは、論理レベルの反転タイミングを検出する
よりも容易である。
た時点でリングオシレータを起動させるとともに、上記
リングオシレータの発振出力をカウントし、上記カウン
ト値が所定数に達したらテスト終了信号を生成して上記
リングオシレータの発振を停止させるようにすることに
より、上記リングオシレータが発振動作を行っている期
間と測定すべき遅延時間とが一致するので、これによ
り、上記リングオシレータの発振期間を検出すれば、半
導体集積デバイスの遅延時間を測定することができるよ
うになる。このように、リングオシレータの発振期間を
検出するのは、論理レベルの反転タイミングを検出する
よりも容易である。
【０００８】
【実施例】図１は、本発明の一実施例を示すテスト回路
の構成図である。図１から明らかなように、本実施例の
テスト回路は、入力端子ＴINと出力端子ＴOUT との間
に、制御ゲート回路１、リングオシレータ２、カウント
回路３を直列に接続した構成となっている。
の構成図である。図１から明らかなように、本実施例の
テスト回路は、入力端子ＴINと出力端子ＴOUT との間
に、制御ゲート回路１、リングオシレータ２、カウント
回路３を直列に接続した構成となっている。
【０００９】制御ゲート回路１は、入力端子ＴINに与え
られるテスト起動信号ＴSTART が供給される第１の端子
１ａと、出力端子ＴOUT から出力されるのと同じテスト
終了信号ＴEND が供給される第２の端子１ｂとが設けら
れている。そして、第１の端子１ａにテスト起動信号Ｔ
START が供給されると、制御ゲート回路１の出力端子か
らは駆動信号Ｓ1 が出力され、この駆動信号Ｓ1 がリン
グオシレータ２に与えられる。
られるテスト起動信号ＴSTART が供給される第１の端子
１ａと、出力端子ＴOUT から出力されるのと同じテスト
終了信号ＴEND が供給される第２の端子１ｂとが設けら
れている。そして、第１の端子１ａにテスト起動信号Ｔ
START が供給されると、制御ゲート回路１の出力端子か
らは駆動信号Ｓ1 が出力され、この駆動信号Ｓ1 がリン
グオシレータ２に与えられる。
【００１０】リングオシレータ２は、ナンド回路を直列
にｎ段接続して構成されていて、制御ゲート回路１から
駆動信号Ｓ1 が与えられると、図２のタイムチャートに
示すように、その出力側に連なる制御線Ｃに発振信号Ｓ
2を出力する。制御線Ｃは、カウント回路３に設けられ
ているクロック入力端子に接続されていて、このクロッ
ク入力端子に発振信号Ｓ2 が与えられる。
にｎ段接続して構成されていて、制御ゲート回路１から
駆動信号Ｓ1 が与えられると、図２のタイムチャートに
示すように、その出力側に連なる制御線Ｃに発振信号Ｓ
2を出力する。制御線Ｃは、カウント回路３に設けられ
ているクロック入力端子に接続されていて、このクロッ
ク入力端子に発振信号Ｓ2 が与えられる。
【００１１】カウント回路３は、発振信号Ｓ2 が与えら
れるとこれをカウントし、予めリセットされているカウ
ント値をアップして行く。そして、カウント値が予め設
定されている所定の値に達すると、図２に示すように、
その出力端子から“Ｈ”レベルのテスト終了信号ＴEND
を出力する。このテスト終了信号ＴEND は、テスト動作
の終了を知らせる信号として出力端子ＴOUT に与えられ
るとともに、テスト回路のテスト動作を停止させる信号
として制御ゲート回路１の第２の入力端子１ｂにも与え
られる。
れるとこれをカウントし、予めリセットされているカウ
ント値をアップして行く。そして、カウント値が予め設
定されている所定の値に達すると、図２に示すように、
その出力端子から“Ｈ”レベルのテスト終了信号ＴEND
を出力する。このテスト終了信号ＴEND は、テスト動作
の終了を知らせる信号として出力端子ＴOUT に与えられ
るとともに、テスト回路のテスト動作を停止させる信号
として制御ゲート回路１の第２の入力端子１ｂにも与え
られる。
【００１２】この第２の入力端子１ｂは、反転入力端子
として構成されているので、テスト終了信号ＴEND が与
えられると駆動信号Ｓ1 の導出をストップする。これに
より、リングオシレータ２には駆動信号Ｓ1が与えられ
なくなるので、その発振が停止され、制御線Ｃは“Ｌ”
レベルに固定されることになる。したがって、テスト起
動信号ＴSTART が与えられてからテスト終了信号ＴEND
が与えられるまでの時間、すなわち、遅延時間ｔｐｄ
は、リングオシレータ２の発振状態を検出することによ
り測定することができる。
として構成されているので、テスト終了信号ＴEND が与
えられると駆動信号Ｓ1 の導出をストップする。これに
より、リングオシレータ２には駆動信号Ｓ1が与えられ
なくなるので、その発振が停止され、制御線Ｃは“Ｌ”
レベルに固定されることになる。したがって、テスト起
動信号ＴSTART が与えられてからテスト終了信号ＴEND
が与えられるまでの時間、すなわち、遅延時間ｔｐｄ
は、リングオシレータ２の発振状態を検出することによ
り測定することができる。
【００１３】本実施例の場合、リングオシレータ２の発
振状態を検出することにより、上記遅延時間ｔｐｄを測
定することができるので、簡単なテスタを用いて容易に
かつ確実に測定することが可能となる。また、遅延時間
ｔｐｄを測定するための条件設定を簡単に行うことがで
き、測定に伴う作業効率を大幅に合理化することができ
る。
振状態を検出することにより、上記遅延時間ｔｐｄを測
定することができるので、簡単なテスタを用いて容易に
かつ確実に測定することが可能となる。また、遅延時間
ｔｐｄを測定するための条件設定を簡単に行うことがで
き、測定に伴う作業効率を大幅に合理化することができ
る。
【００１４】更に、最近は上記したように半導体集積デ
バイスの性能が向上した結果、上記遅延時間ｔｐｄはま
すます短くなっているので、遅延時間ｔｐｄをテストす
る回路は高速化が要求されているが、本実施例のテスト
回路は被測定半導体集積デバイス自体がテスト回路を構
成しているものであるから、性能が向上することによる
高速化にも十分に対応することができる。なお、カウン
ト回路３に設定されるカウント値は固定値でもよいが、
テスト回路の規模などに応じて任意に変更できるように
すれば都合がよい。
バイスの性能が向上した結果、上記遅延時間ｔｐｄはま
すます短くなっているので、遅延時間ｔｐｄをテストす
る回路は高速化が要求されているが、本実施例のテスト
回路は被測定半導体集積デバイス自体がテスト回路を構
成しているものであるから、性能が向上することによる
高速化にも十分に対応することができる。なお、カウン
ト回路３に設定されるカウント値は固定値でもよいが、
テスト回路の規模などに応じて任意に変更できるように
すれば都合がよい。
【００１５】
【発明の効果】本発明は上述したように、テスト回路を
起動させるための信号が与えられた時点でリングオシレ
ータを起動させるとともに、上記リングオシレータの発
振出力をカウントし、上記カウント値が所定数に達した
らテスト終了信号を生成して上記リングオシレータの発
振動作を停止させるようにしたので、上記リングオシレ
ータが発振動作を行っている期間と測定すべき遅延時間
とを一致させることができる。これにより、上記リング
オシレータの発振動作を検出することにより、半導体集
積デバイスの遅延時間を測定することができるようにな
り、遅延時間を測定するための条件設定を容易化すると
ともに、遅延時間を測定するテスト回路の構成を簡素化
することができる。また、セルフテスト構成なので、被
測定半導体集積デバイスの性能が向上した場合は、それ
に連れてテスト回路の性能も向上するので、テスト回路
の高速化の要請に十分に対処することができる。
起動させるための信号が与えられた時点でリングオシレ
ータを起動させるとともに、上記リングオシレータの発
振出力をカウントし、上記カウント値が所定数に達した
らテスト終了信号を生成して上記リングオシレータの発
振動作を停止させるようにしたので、上記リングオシレ
ータが発振動作を行っている期間と測定すべき遅延時間
とを一致させることができる。これにより、上記リング
オシレータの発振動作を検出することにより、半導体集
積デバイスの遅延時間を測定することができるようにな
り、遅延時間を測定するための条件設定を容易化すると
ともに、遅延時間を測定するテスト回路の構成を簡素化
することができる。また、セルフテスト構成なので、被
測定半導体集積デバイスの性能が向上した場合は、それ
に連れてテスト回路の性能も向上するので、テスト回路
の高速化の要請に十分に対処することができる。
【図１】本発明の一実施例を示すテスト回路の構成図で
ある。
ある。
【図２】図１の回路の動作を示すタイムチャートであ
る。
る。
【図３】従来技術の一例を示すテスト回路の構成図であ
る。
る。
【図４】図３のテスト回路の動作を示すタイムチャート
である。
である。
【図５】他の従来技術の一例を示すテスト回路の構成図
である。
である。
【図６】図５のテスト回路の動作を示すタイムチャート
である。
である。
１ 制御ゲート回路 １ａ 第１の端子 １ｂ 第２の端子 ２ リングオシレータ ３ カウント回路 ＴIN 入力端子 ＴOUT 出力端子 ＴSTART テスト起動信号 ＴEND テスト終了信号 Ｓ1 駆動信号 Ｓ2 発振信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 テスト回路を起動させるための信号が与
えられる第１の入力端子と、上記テスト回路のテスト動
作を停止させる信号が与えられる第２の入力端子とを有
し、上記テスト起動信号が与えられてから上記テスト終
了信号が与えられるまでの期間において、その出力端子
から駆動信号を導出する制御ゲート回路と、 上記制御ゲート回路から上記駆動信号が与えられている
期間だけ動作して所定の周波数の発振信号を出力するリ
ングオシレータと、 上記リングオシレータから出力される発振信号をカウン
トし、そのカウント値が所定数に達したら上記テスト終
了信号を導出するカウント回路とを具備することを特徴
とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216005A JPH0534418A (ja) | 1991-07-31 | 1991-07-31 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216005A JPH0534418A (ja) | 1991-07-31 | 1991-07-31 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534418A true JPH0534418A (ja) | 1993-02-09 |
Family
ID=16681820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216005A Pending JPH0534418A (ja) | 1991-07-31 | 1991-07-31 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027494A1 (en) * | 1996-01-25 | 1997-07-31 | Advantest Corporation | Delay time measuring method and pulse generator for measuring delay time for use in said measuring method |
-
1991
- 1991-07-31 JP JP3216005A patent/JPH0534418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027494A1 (en) * | 1996-01-25 | 1997-07-31 | Advantest Corporation | Delay time measuring method and pulse generator for measuring delay time for use in said measuring method |
| GB2316493A (en) * | 1996-01-25 | 1998-02-25 | Advantest Corp | Delay time measuring method and pulse generator for measuring delay time for use in said measuring method |
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