JPH0534703B2 - - Google Patents
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- Publication number
- JPH0534703B2 JPH0534703B2 JP58219404A JP21940483A JPH0534703B2 JP H0534703 B2 JPH0534703 B2 JP H0534703B2 JP 58219404 A JP58219404 A JP 58219404A JP 21940483 A JP21940483 A JP 21940483A JP H0534703 B2 JPH0534703 B2 JP H0534703B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error detection
- detection method
- error
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置の記憶装置に使用する誤
り検出方式、具体的には複数データの連続転送に
際しての転送誤り検出方式に関する。
り検出方式、具体的には複数データの連続転送に
際しての転送誤り検出方式に関する。
従来、１ビツト誤り訂正２ビツト誤り検出符号
の如き誤り訂正符号を用いた記憶装置のアドレス
及びタイミング系の故障に起因する誤りの検査
は、アドレス情報をデータビツトと共に誤り訂正
符号にとりこむことによつて行なつていた。しか
し、元来データと無関係なアドレスをデータ系の
論理の入力とすることは、データ系のLSI、モジ
ユール、パツケージ等の入出力信号数の増加を招
くことになつた。また、高速転送を実現するため
１命令で複数データを連続転送する場合、例えば
与えられたアドレスから始まる連続した特定数の
データを転送するような場合、アドレス情報はデ
ータ毎には生成されないという問題があつた。
の如き誤り訂正符号を用いた記憶装置のアドレス
及びタイミング系の故障に起因する誤りの検査
は、アドレス情報をデータビツトと共に誤り訂正
符号にとりこむことによつて行なつていた。しか
し、元来データと無関係なアドレスをデータ系の
論理の入力とすることは、データ系のLSI、モジ
ユール、パツケージ等の入出力信号数の増加を招
くことになつた。また、高速転送を実現するため
１命令で複数データを連続転送する場合、例えば
与えられたアドレスから始まる連続した特定数の
データを転送するような場合、アドレス情報はデ
ータ毎には生成されないという問題があつた。
本発明の目的は、複数データを連続転送する記
憶システムに対して、アドレス及びタイミング系
の故障に起因する誤りを検出し、また転送順序の
誤りも検出可能な信頼性の高い誤り検出方式を提
供することにある。
憶システムに対して、アドレス及びタイミング系
の故障に起因する誤りを検出し、また転送順序の
誤りも検出可能な信頼性の高い誤り検出方式を提
供することにある。
本発明では、複数データの転送を制御する計数
情報を誤り訂正符号にとりこむことによつて、効
率的な誤り検出方式を可能とする。
情報を誤り訂正符号にとりこむことによつて、効
率的な誤り検出方式を可能とする。
また、本発明は、上記計数情報を得るのに反転
２進法を用いることを特徴とする。反転２進法で
計数すると、例えば３ビツトの場合、 000→001→011→010→110→111→101→100のよ
うに、連続する２つの数は必ず１ビツトだけ異な
る。したがつて、反転２進法で計数した場合、連
続するデータに対する計数情報は必ず１ビツトだ
け異なることになる。ここで、転送順序が１タイ
ミングだけずれた場合を考える。誤り訂正符号の
復号化回路には、ｉ番目の計数情報が入力される
べきところに（ｉ＋１）あるいは（ｉ−１）番目
の計数情報が入力される。ところがｉ番目と（ｉ
＋１）番目あるいは（ｉ−１）番目の計数情報は
１ビツト異なるのみであるので、復号化回路は計
数情報の１ビツト誤りを指摘する、いいかえると
転送順序の誤りを検出することになる。
２進法を用いることを特徴とする。反転２進法で
計数すると、例えば３ビツトの場合、 000→001→011→010→110→111→101→100のよ
うに、連続する２つの数は必ず１ビツトだけ異な
る。したがつて、反転２進法で計数した場合、連
続するデータに対する計数情報は必ず１ビツトだ
け異なることになる。ここで、転送順序が１タイ
ミングだけずれた場合を考える。誤り訂正符号の
復号化回路には、ｉ番目の計数情報が入力される
べきところに（ｉ＋１）あるいは（ｉ−１）番目
の計数情報が入力される。ところがｉ番目と（ｉ
＋１）番目あるいは（ｉ−１）番目の計数情報は
１ビツト異なるのみであるので、復号化回路は計
数情報の１ビツト誤りを指摘する、いいかえると
転送順序の誤りを検出することになる。
以下、本発明の一実施例を第１図により説明す
る。CNT１０はデータ転送を制御するタイミン
グ信号８１に基づいて“00”→“01”→“11”→
“10”と計数するカウンタであり、計数値11は書
込みデータスタツク６０からの読出し順序及び読
出しデータスタツク７０への書込み順序を制御す
る。CG２０は書込みデータ６１と計数値11から
書込みチエツクビツト２１を生成する。SG３０
はメモリモジユール８０から読出されたデータ８
１、チエツクビツト８２及び計数値11からシンド
ローム３１を生成する。DET４０はシンドロー
ム３１を解読して、訂正可能なエラーが生じてい
れば訂正回路５０に訂正信号４１を供給し、転送
制御に係るエラーが生じていれば転送エラー信号
４２を付勢する。
る。CNT１０はデータ転送を制御するタイミン
グ信号８１に基づいて“00”→“01”→“11”→
“10”と計数するカウンタであり、計数値11は書
込みデータスタツク６０からの読出し順序及び読
出しデータスタツク７０への書込み順序を制御す
る。CG２０は書込みデータ６１と計数値11から
書込みチエツクビツト２１を生成する。SG３０
はメモリモジユール８０から読出されたデータ８
１、チエツクビツト８２及び計数値11からシンド
ローム３１を生成する。DET４０はシンドロー
ム３１を解読して、訂正可能なエラーが生じてい
れば訂正回路５０に訂正信号４１を供給し、転送
制御に係るエラーが生じていれば転送エラー信号
４２を付勢する。
第２図に示すパリテイ検査行列を持つ１ビツト
誤り訂正２ビツト誤り検出符号を使用するものと
して本実施例の動作をより具体的に説明する。書
込みデータスタツク６０からはカウンタ１０の制
御の下に８ビツトのデータD0，D1，D2，D3が順
次出力される。それらを例えば、D0＝
“10000000”、D1＝“01000000”D2＝“00100000”、
D3＝“00010000”とする。カウンタ１０からの計
数値は、順次、 T0＝“00”、T1＝“01”、T2＝“11”、T3＝“10” と変化し、D0，D1，D2，D3とともにチエツクビ
ツト生成回路２０に入力される。チエツクビツト
２１には、 C0＝“00111”、C1＝“10111”、C2＝“01011”、C3
＝“10100”が順次生成され、データD0、D1、D2、
D3とともにメモリモジユール８０に書込まれる。
読出しが正しく行なわれると、シンドローム生成
回路３０には（D0、T0、C0）ないし（D3、T3、
C3）が順次入力され、シンドロームS0ないしS3
はすべて“00000”となる。
誤り訂正２ビツト誤り検出符号を使用するものと
して本実施例の動作をより具体的に説明する。書
込みデータスタツク６０からはカウンタ１０の制
御の下に８ビツトのデータD0，D1，D2，D3が順
次出力される。それらを例えば、D0＝
“10000000”、D1＝“01000000”D2＝“00100000”、
D3＝“00010000”とする。カウンタ１０からの計
数値は、順次、 T0＝“00”、T1＝“01”、T2＝“11”、T3＝“10” と変化し、D0，D1，D2，D3とともにチエツクビ
ツト生成回路２０に入力される。チエツクビツト
２１には、 C0＝“00111”、C1＝“10111”、C2＝“01011”、C3
＝“10100”が順次生成され、データD0、D1、D2、
D3とともにメモリモジユール８０に書込まれる。
読出しが正しく行なわれると、シンドローム生成
回路３０には（D0、T0、C0）ないし（D3、T3、
C3）が順次入力され、シンドロームS0ないしS3
はすべて“00000”となる。
今、転送制御の誤りあるいはメモリモジユール
のアドレス・タイミング系の誤りなどにより、
（D0、C0）へ（D0、C0）、（D1、C1）、（D2，C2）
と同期のずれたデータが読出されたとする。シン
ドロームは、 S0＝“00000”、S1＝“11100”、S2＝“11010”、S3
＝“11100”となり、解読回路４０により転送エラ
ーが指摘される。
のアドレス・タイミング系の誤りなどにより、
（D0、C0）へ（D0、C0）、（D1、C1）、（D2，C2）
と同期のずれたデータが読出されたとする。シン
ドロームは、 S0＝“00000”、S1＝“11100”、S2＝“11010”、S3
＝“11100”となり、解読回路４０により転送エラ
ーが指摘される。
本実施例によれば、本来データを制御するため
の情報を誤り訂正符号にとりこむため、転送誤り
検出のための回路量及び回路入出力信号数の増加
は僅少である。また、転送順序のずれの検出が可
能である。
の情報を誤り訂正符号にとりこむため、転送誤り
検出のための回路量及び回路入出力信号数の増加
は僅少である。また、転送順序のずれの検出が可
能である。
本発明によれば、本来データを制御するのに使
用される情報を誤り訂正符号にとりこむため、回
路量及び回路入出力信号数のわずかな増加で、ア
ドレス・タイミング系の故障に起因する誤りを検
出することができる。また、本発明によれば、転
送順序の１タイミングのずれはすべて転送誤りと
して検出できる。
用される情報を誤り訂正符号にとりこむため、回
路量及び回路入出力信号数のわずかな増加で、ア
ドレス・タイミング系の故障に起因する誤りを検
出することができる。また、本発明によれば、転
送順序の１タイミングのずれはすべて転送誤りと
して検出できる。
第１図は、本発明の誤り検出方式の一実施例に
使用するシステムの構成図、第２図は、本発明の
誤り検出方式の一実施例に使用する誤り訂正符号
のパリテイ検査行列を示す図である。 １０……カウンタ、２０……チエツクビツト生
成回路、３０……シンドローム生成回路、４０…
…シンドローム解読回路、５０……データ訂正回
路、６０……書込みデータスタツク、７０……読
出しデータスタツク、８０……メモリモジユー
ル。
使用するシステムの構成図、第２図は、本発明の
誤り検出方式の一実施例に使用する誤り訂正符号
のパリテイ検査行列を示す図である。 １０……カウンタ、２０……チエツクビツト生
成回路、３０……シンドローム生成回路、４０…
…シンドローム解読回路、５０……データ訂正回
路、６０……書込みデータスタツク、７０……読
出しデータスタツク、８０……メモリモジユー
ル。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータを連続転送する記憶システムに
おいて、前記複数データの転送順を計数する手段
と、書込み時に前記計数手段からの計数値と書込
みデータに基づきチエツクビツトを生成し、該チ
エツクビツトと書込みデータから符号語を構成す
る手段とを有し、符号語間の同期ずれを検出する
ことを特徴とする誤り検出方式。 ２ 特許請求の範囲第１項において、前記計数手
段が反転２進法により計数されることを特徴とす
る誤り検出方式。 ３ 特許請求の範囲第１項において、読み出し時
に前記符号語と計数値とからシンドロームを生成
する手段と、前記シンドロームを解読する手段と
を有する誤り検出方式。 ４ 特許請求の範囲第３項において、前記計数手
段が、書込み時用と読出し時用に分かれて成るこ
とを特徴とする誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219404A JPS60112154A (ja) | 1983-11-24 | 1983-11-24 | 誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219404A JPS60112154A (ja) | 1983-11-24 | 1983-11-24 | 誤り検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60112154A JPS60112154A (ja) | 1985-06-18 |
| JPH0534703B2 true JPH0534703B2 (ja) | 1993-05-24 |
Family
ID=16734873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219404A Granted JPS60112154A (ja) | 1983-11-24 | 1983-11-24 | 誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112154A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59851B2 (ja) * | 1975-12-26 | 1984-01-09 | カシオケイサンキ カブシキガイシヤ | ジヨウホウチエツクホウシキ |
| JPS5441038A (en) * | 1977-09-07 | 1979-03-31 | Matsushita Electric Ind Co Ltd | Recording and reproducing system |
-
1983
- 1983-11-24 JP JP58219404A patent/JPS60112154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60112154A (ja) | 1985-06-18 |
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