JPH03501659A - パイプラインアドレスチエツクビツトスタツクコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 註旦 パイプラインアドレスチェックビットスタックコントローラ１亘り豆量 二肌立里 本発明は、データ処理システムにおいて、誤りを生じたアドレスビットの誤りチ ェックならびに検出に関するものであり、特に、そのようなアドレスビットの誤 りチェックや検出をパイプライン的に行う手法に関するものである。

二股依！旦 現在のデータ処理システムでは、一般にデータワードとアドレス双方のビットの 誤りチェックと検出がインプリメントされている。

このようなシステムでは、リモートプロセッサが共有記憶モジュールにアクセス できるために、複数のボートが必要である。本発明は、ハードウェアと複雑度の 観点からオーバーヘッドを最小にするように、パイプライン的に１ビツト及び２ とットデータとアドレスの誤りチェックとデータビットの１ビット誤り訂正を行 う手法を提供する。

図面の簡単な説明 本発明を、図面を参照しながら説明する：第１図は、第１ａ図、第１ｂ図と第１ ｃ図のレイアウトを示したものであり、第１ａ図、第１ｂ図と第１Ｃ図は、本発 明のパイプラインアドレスチェックビット制御システムの全体ブロック構成図を 示す。

゛な　１の　′ｒ白萱日 図面には、本発明に従って構成されるパイプラインアドレスチェックビットコン トローラが示されている。このコントローラは、各々のりクエスタがプライオリ ティ要求を発し、ある決められたルールに従ってリクエスタにプライオリティが 割り当てられるようなマルチユーザ環境において、特に有用である。リモートな りクエスタあるいはプロセッサ（ここでは示されていない）から２６ビツトアド レスバス１２を通してアドレスレジスタ１４に、１つのアドレスが送信されてき た時に、そして制御部１３からロードアドレスライン１６を通してシーケンサ１ ８にロードアドレス信号が伝えられた際に、アドレスバスレジスタ１４に蓄えら れたアドレスは、アト１ノス読み出しチェックジェネレータ２０に渡される。こ れらの２６アドレスビツトは、メモリユニット、バンク、ブロックアドレス、ア ドレッシングされたブロック内のワードなどを指定するために用いられる。アド レス読み出しチェックジェネレータ２０は、アドレス情報の正当性を検証するた めに、従来の方法で８チエツクビツトを作成する。

ライン１６上のロードアドレス信号により、アドレスチェックビットスタックと アドレスのローディングとのタイミングサイクルが開始される。インプリメンテ ーションの容易さを考慮すると、ロード書き込みアドレススタックポインタ信号 がロード読み出しアドレススタックポインタ信号と同時に発せられるように構成 する。このロードアドレスタイミングサイクルは、ロードアドレス信号の状態が ハイからローレベルに変化した際に起動される。また、第２のロードアドレス要 求を制御部１３から受け取り、かつロードアドレス信号の状態が再びハイからロ ーに変化した際には、もう一つの新しいタイミングサイクルが起動される。現在 の高速データ処理システムにおいては、このようなローアドレス信号は、毎３０ ナノ秒程度の速さで発生する。

ロードアドレス信号がハイからローレベルに変化する毎に、ロード読み出しレジ スタと書き込みアドレススタックポインタの値が増やされる。この値の増加は、 ロードアドレス信号がハイからローレベルに変化した後に、一定の連続的に繰り 返し可能なシーケンスにおいて、実施される。ロード読み出しポインタ信号は、 ライン３゜を通して読み出しスタック３２に伝えられる。このスタックは、通常 の動作においてスタック内の蓄積情報が無効になることがないように充分な深さ を有していなければならず、一般には、５レベル以上である。アドレス読み出し チェックジェネレータ２０が作成した８チエツクビツトは、読み出しアト１／ス スタツク３２に蓄えられ、スタックの１つのレベルを占める。

読み出しと書き込みの二つの動作をただ一つのスタックを用いて行うことも可能 であるが、インプリメントの容易さを考えると、別に書き込みアドレススタック ３４を設ける方が効率的である。この書き込みアドレススタック３４には、アド レスバスレジスタ１４から、別に設けたアドレス書き込みチェックジェネレータ ３６を通して、８アドレス書き込みチェックビットが送られて（る。このような 構成にすることで、必要となる異なった回路チップ数を減らすことができ、また ２重構造となるため、スタックの一つのみに影響を与える誤りを孤立化させるこ とができる。

読み出し時には、読み出しアドレススタック３２に入ったチェックビットの第１ グループか、スタックから最初に出力される。これらのチェックビットは読み出 しスタフクセ１／クタ３８に送られ、８アドレスチエツクビツトとパリティビッ トが、ライン４２上のシーケンサ１８から供給される読み出しポインタの制御の もとに、排他的論理和（ＸＯＲ）ゲート４０に送られる。同様に、書き込みスタ ック３４は、ライン４６上のロード書き込みポインタ信号の制御のもとに、８書 き込みチェックビットと１パリテイビツトをアドレス書き込みチェックジェネレ ータ３６から受け取る。書き込みスタックセレクタ４４は、シーケンサ１８から のライン５０上の書き込みポインタに応じて、書き込みチェックビットジェネレ ータ４８の入力の一つに接続されている。書き込みスタックセレクタ４４からの チェックビットとそれに付随するパリティビットは、完全書き込みおよび部分書 き込みのチェックに用いられる。書き込みチェックビットジェネレータ４８は、 各データのワードに対してｌＯビットを生成する。この１０ビツトは、８チエツ クビツトと、トータルデータワードパリティビットと、８チエツクビツトとトー タルデータワードパリティビットから成るバイトに対するパリティビットとから 構成されるものである。

以下、読み出し動作と、読み出しアドレススタック３２に蓄えられている読み出 しアドレスチェックビットの利用について、説明する。本実施例においては、読 み出しバス５２は１００ビット幅であり、データ、パリティおよびチェックビッ トが蓄えられているメモリ５３に接続されている。１００ビツトは、各々が３６ ビツト（４つの９ビツトバイトでなる）である２つのデータワード、各ワードに 対する１トータルデークワードバリテイビツト、各ワードに対する８チエツクビ ツト、各ワードに対する４データバイトパリテイビツト、各ワードに対する８チ エツクビツトとトータルデータワードパリティビットから構成されるバイトに対 する１パリテイビツトとから構成される。

これらの１００ビツトは、制御部１３からロード読み出しレジスタライン５６を 通して伝えられる信号の制御のもとに、読み出しレジスタ５４に送られる。１０ ０バイトパリテイビツトは、パリティチェック回路５５によってチェックされる 。各々が３６データピツトと、８チエツクビツトと、１トータルデータパリテイ ピツトとから構成される２つのワードが一度に、読み畠しレジスタ５４から読み 出され、９読み出しシンドロームビットを生成する読み出しシンドロームジェネ レータ５８に伝えられる。読み出しシンドロームジェネレータ５８の８カは、デ ータワードが読み出しデータ出力レジスタ６２と読み出しデータレジスタ６４に 送られる前に、データワードの誤りを訂正するために、現在の技術で構成される 誤り訂正回路６０に伝えられる。インプリメンテーションの複雑さを考慮すると 、はとんどの応用において、データワードの１および２ビット誤り検出と１ビッ ト誤り訂正で充分である。データの２ワードおよび８データバイトパリテイビツ トは、データ読み出し出力レジスタ６２に蓄えられ、ロード要求バス７２上の信 号の制御のもと選択された入力ポートライン６６．６８あるいは７０から読み出 される。

読み出しデータレジスタ６４は、次に説明する部分書き込み動作が行われる際に 利用される。

書き込み動作は読み出し動作よりも先に実行されるため、ライン５０の書き込み ポインタ信号は、ライン４２の読み出しポインタ信号よりも前に発せられる。こ のことにより、部分書き込み動作時に書き込みデータと読み出しデータとのマー ジが行われる前にデータの読み出しが実行される。ライン１６のロードアドレス 信号がハイからローレベルへ変化することに続いて、書き込み時には、制御内の リモートプロセッサからの書き込みデータは、７２データビットの２つのワード および８デークバイトバリテイビツトの単位で、対応する書き込みバス７４．７ ６．７８を通して、ロード書き込みレジスタライン８２の制御のもと、書き込み Ｉ／レジスタ０に送られて（る。ある時刻に書き込まれるべき特定ボートの書き 込みデータは、ボート選択バス８５の符号を基にボートセレクタデコーダ８４に よって選択される。このようにして書き込みデータは書き込みデータレジスタ８ ６に伝えられる。完全ワード書き込み時には、マージセレクタレジスタ８８は、 ２つの３６データビツトワードと２つの４データバイトパリテイビツトとを受け 取る。前にも述べたように、書き込みチェックピットジニネレータ４８は２０チ エツクピツトを生成し、それらはデータビットと合わさって書き込みバスレジス タ９０に蓄えられる。そして、これらのビットはメモリ５３に蓄積されるために ５０ビツトワードとして伝送される。

本発明のバイブラインアドレスチェックビットスタックコントローラを用いて、 部分書き込み動作時に生成されるアドレスチェックビットをも確かめることがで きる。部分書き込み動作は、メモリから読み出されたワードが訂正され、予め定 められたビット数が訂正されたワードに上書きされた際に行われる。上書きされ たワードの部位は、１から３５ビツトまでの部分ワードビットに分割される。部 分アドレス書き込みチェックビットは、読み出しアドレスビットの確認の後に確 かめられる。

部分書き込み動作時には、前のサイクルにおいてメモリ５３から読み出されたワ ードは、読み巴しデータレシスクロ４に蓄えられている１部分書き込みマスキン グ動作を制御するスタート及びエンドコードビットは、バス９２，９４．９６を 通してスタート／エンドレジスタ９８に、各々のりクエスタから送信される。ス タートコードとエンドコードは、一つのマージされたワードに対して、それぞれ 、６スタートビツトとそのパリティビット、そして６エンドビツトとそのパリテ ィピットから構成されている。ポートセレクタデコーダ１００はライン８６の選 択信号に応答して、リモートリクエスタの一つから、１４ビツトでなるスタート ／エンドビットとパリティピットを選択する。そして、選択されたりクエスタか らのスタート及びエンドコードビットはデコードされ、スタート／エンドマージ ビットレジスタ１０２に蓄えられる。ライン１０４の制御部１３からスタート／ エンドマージレジスタ１０２への制御信号は５部分書き込み動作を起動させる。

部分書き込み動作時には、スタート／エンドマージビットレジスタ１０２は、書 き込みデータが前の読み出しデータフードを上書きした位置を特定するスタート ビットとエンドビットを決める符号を有している。書き込みデータは、バス７４ ．７６．７８上のリモートリクエスタから、完全書き込み動作の説明時に述べた 書き込みレジスタ８０、ポートセレクタデコーダ８４と書き込みデータレジスタ ８６を通して得られる。そして、読み出しデータレジスタ６４の読み出しデータ と書き込みデータレジスタ８６の書き込みデータが、スタート／エンドマージビ ットレジスタ１０２に蓄えられているデコードされたスタートコードとエンドコ ードに従ってマージされ、マージセレクタレジスタ８８に蓄えられる。部分書き 込みアドレスチェックピットは、ライン４２の読み出し信号の後に発せられるラ イン５０の部分書き込み信号によって、書き込みスタックセレクタ４４から出力 される。このように書き込みアドレススタック３４は、完全書き込み動作と部分 書き込み動作の両方に対してのアドレスチェックピットに対処することができる 。

′□＃ 国際調査報告 １１Ｎ−＊ｍ−＾−ｍｍ＋ｎ−ｘａ　ＰＣＴ／υｓ　５９１０３５２３ＳＡ　３ ０６１！７

Claims (6)

【特許請求の範囲】
1. １．多数のリクエスタに共有され、各々のリクエスタからロードアドレス信号お よび読み出し及び書き込みアドレスビットが送信されてくるような記憶システム であつて、 読み出しもしくは、書き込みもしくは、部分書き込みのいづれかのモードにおい て、前記読み出し及び書き込みアドレスビツトのバイナリ値に従つて、読み出し あるいは書き込みが行われる記憶手段と、 前記ロードアドレス信号各々の受信時から、一定の間隔をおいて発せられる書き 込み信号と読み出し信号と部分書き込み信号とのシーケンスを有する一連のタイ ミング信号を、前記ロードアドレス信号の受信に際して発生させるシーケンサ手 段と、前記読み出しアドレスビツトを受信し、そのアドレスビツトについてのチ エツクビツトのセツトを生成する読み出しアドレス手段と、 前記読み出しアドレスチエツクビツトの各々を、対応する読み出し信号発生時に 蓄える読み出しアドレススタツク手段と、前記書き込みアドレスチエツクビツト を受信し、そのアドレスチエツクビツトについてのチエツクビツトのセツトを生 成する書き込みアドレスチエツクビツトジエネレータ手段と、前記アドレスチエ ツクビツトのセツトの各々を、対応する書き込み信号発生時に蓄えるアドレスス タツク手段と、前記アドレススタツク手段から前記誤り検出手段に、前記アドレ スチエツクビツトを読み出すためのアドレススタツクセレクタ手段とを備え、 前記シーケンサ手段は、前記記憶システムが実行している読み出し、書き込み、 部分書き込みのいづれかの動作に従つて、読み出しアドレス、書き込みアドレス 、部分書き込みアドレスの誤り検出を行うことに関して、前記誤り検出と訂正手 段への前記読み出しアドレスチエツクビツトと前記書き込みアドレスチエツクビ ツトの送信タイミングを制御することを特徴とする記憶システム。
2. ２．一定の繰り返しタイムシーケンスで、前記書き込み信号が、前記読み出し信 号よりも先に出力され、前記読み出し信号が、前記部分書き込み信号よりも先に 出力される請求項第１項に記載の記憶システム。
3. ３．多数のリクエスタに共有され、各々のリクエスタから読み出し及び書き込み アドレスビツトが送信されてくるような記憶システムであつて、 読み出しもしくは、書き込みもしくは、部分書き込みのいづれかのモードにおい て、前記読み出し及び書き込みアドレスビツトのバイナリ値に従つて、読み出し あるいは書き込みが行われる記憶手段と、 前記ロードアドレス信号各々の受信時から、一定の間隔をおいて発せられる書き 込み信号と読み出し信号と部分書き込み信号とのシーケンスを有する一連のタイ ミング信号を、前記ロードアドレス信号の受信に際して発生させるシーケンサ手 段と、前記読み出しアドレスビツトを受信し、そのアドレスビツトについてのチ エツクビツトのセツトを生成する読み出しアドレス手段と、 前記読み出しアドレスチエツクビツトの各々を、対応する読み出し信号発生時に 蓄える読み出しアドレススタツク手段と、前記書き込みアドレスチエツクビツト を受信し、そのアドレスチェックビットについてのチエツクビツトのセツトを生 成する書き込みアドレスチエツクビツトジエネレータ手段と、前記書き込みアド レスチエツクビツトのセツトの各々を、対応する書き込み信号発生時に蓄える書 き込みアドレススタツク手段と、誤り検出手段と、 前記読み出しアドレススタツク手段から前記誤り検出及び訂正手段に、前記読み 出しアドレスチエツクビツトを読み出すための読み出しアドレススタツクセレク タ手段と、前記書き込みアドレススタツク手段から前記誤り検出及び訂正手段に 、前記書き込みアドレスチエツクビツトを読み出すための書き込みアドレススタ ツクセレクタ手段とを備え、前記シーケンサ手段は、前記記憶システムが実行し ている読み出し、書き込み、部分書き込みいづれかの動作に従つて、読み出しア ドレス、書き込みアドレス、部分書き込みアドレスいづれかの誤り検出を行うこ とに関して、前記誤り検出と訂正手段への前記読み出しアドレスチエツクビツト と前記書き込みアドレスチエツクビツトの送信タイミングを制御することを特徴 とする記憶システム。
4. ４．一定の繰り返しタイムシーケンスで、前記書き込み信号が、前記読み出し信 号よりも先に出力され、前記読み出し信号が、前記部分書き込み信号よりも先に 出力される請求項第３項に記載の記憶システム。
5. ５．多数のリクエスタに共有され、各々のリクエスタからロードアドレス信号と 読み出し及び書き込みアドレスビツトが送信されてくるような記憶システムを動 作する方法であつて、前記ロードアドレス信号各々の受信時から、一定の間隔を おいて発せられる書き込み信号と読み出し信号と部分書き込み信号とのシーケン スを有する一連のタイミング信号を、前記ロードアドレス信号の受信に際して発 生させ、 前記読み出しアドレスビツトのチエツクビツトのセツトを、生成し、 前記読み出しアドレスチエツクビツトの各々のセツトを蓄え、前記書き込みアド レスビツトのチエツクビツトのセツトを、生成し、 前記書き込みアドレスチエツクビツトの各々のセツトを蓄え、前記記憶システム が実行している読み出し、書き込み、部分書き込みいづれかの動作に従つて、読 み出しアドレス、書き込みアドレス、部分書き込みアドレスいづれかの誤り検出 を行うことに関して、前記読み出し及び書き込みアドレスビツトど、前記読み出 し及び書き込みアドレスチエツクビツトとの誤り検出を実行するような記憶シス テムの動作の方法。
6. ６．一定の繰り返しタイムシーケンスで、前記書き込み信号が、前記読み出し信 号よりも先に出力され、前記読み出し信号が、前記部分書き込み信号よりも先に 出力される請求項第５項に記載の方法。