JPH05347406A - アノードヘテロ接合構造型半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】単一の半導体材料で構成される半導体装置に比
べて、漏れ電流等の他の電気特性を低下させることな
く、オン電圧を低減できる構造を提供する。 【構成】アノード領域２とベース領域１の間にアノード
ヘテロ接合構造を形成した。第１層２１のバンドギャッ
プは第２層２２のバンドギャップよりも広く、各層２
１，２２のバンドギャップは半導体基板のバンドギャッ
プよりは狭くした。 【効果】第１層２１とベース領域１とのヘテロ接合でオ
ン電圧が決まり、第２層２２は電子をアノード領域２に
注入するバッファ層となり、全体としてオン電圧は下が
る。また、漏れ電流等の他の電気特性はバルク材の場合
と同じとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アノードヘテロ接合構
造型半導体装置に関するものであり、静電誘導サイリス
タやＳＣＲ、ＧＴＯなどのオン電圧低減のために利用さ
れるものである。

【０００２】

【従来の技術】従来、パワーエレクトロニクス回路にお
いて使用される半導体スイッチング素子として、ＳＣＲ
（逆阻止３端子サイリスタ）やＧＴＯ（ゲートターンオ
フサイリスタ）、トライアック（制御電極付き双方向サ
イリスタ）、ＳＩサイリスタ（静電誘導サイリスタ）な
どが知られている。これらの半導体スイッチング素子
は、一般的に、第１導電型のカソード領域に接続された
カソード電極と第２導電型のアノード領域に接続された
アノード電極を主電流経路とするように構成されてい
る。

【０００３】図３は従来のＳＩサイリスタの断面構造を
例示している。ベース領域１となるＮ型の低濃度不純物
半導体基板の一方の表面には、Ｎ型の高濃度不純物拡散
領域よりなるカソード領域４が形成されている。また、
このカソード領域４を挟むように、Ｐ型の高濃度不純物
拡散領域よりなるゲート領域３が形成されている。カソ
ード領域４とゲート領域３には、その表面を覆う酸化膜
に形成した開口部を介して、それぞれカソード電極Ｋと
ゲート電極Ｇが接続されている。ベース領域１の他方の
表面には、Ｐ型の高濃度不純物拡散領域よりなるアノー
ド領域２が形成されている。Ｐ型のアノード領域２とＮ
型のベース領域１の境界面にはアノードＰＮ接合部５が
形成されている。Ｐ型のアノード領域２は、アノード電
極Ａに接続されている。アノード電極Ａとカソード電極
Ｋの間には、上述のアノードＰＮ接合部５が介在するた
めに、主電流の導通時において、オン電圧はアノードＰ
Ｎ接合部５による電圧降下を含むことになる。

【０００４】図４は従来のＧＴＯの断面構造を例示して
いる。図中、１はＮ型のベース領域、２はＰ型のアノー
ド領域、３はＰ型のゲート領域、４はＮ型のカソード領
域であり、Ａはアノード電極、Ｇはゲート電極、Ｋはカ
ソード電極である。この構造では、アノード電極Ａとカ
ソード電極Ｋの間にＰＮＰＮ４層構造が形成されている
が、上述のＳＩサイリスタと同様に、アノード電極Ａと
カソード電極Ｋの間には、アノードＰＮ接合部５が介在
するために、主電流の導通時において、オン電圧はアノ
ードＰＮ接合部５による電圧降下を含むことになる。

【０００５】

【発明が解決しようとする課題】これらのＳＩサイリス
タやＧＴＯにおいて、主電流が導通しているときのオン
電圧は、主にＰ型のアノード領域２と、このアノード領
域２とは反対導電型のＮ型のベース領域１によって挟ま
れたアノードＰＮ接合部５により支配される。このと
き、オン電圧はアノードＰＮ接合部５でのキャリアの障
壁高さによって支配されている。この障壁高さは、概ね
その半導体材料のバンドギャップによって支配されてい
るために、一般にその半導体装置を構成している半導体
材料によってオン電圧の物理的な限界値は決定される。
パワー半導体装置では、シリコン（Ｓｉ）を半導体材料
として用いることが一般的であり、シリコン材料のバン
ドギャップ（約１．１ｅＶ）によって、シリコンを材料
とするＳＩサイリスタやＧＴＯのオン電圧の物理的限界
値は約０．６Ｖとなる。このオン電圧値を更に下げる単
純な方法として、シリコンよりもバンドギャップの狭い
半導体材料、例えばゲルマニウム（Ｇｅ）を用いて、半
導体装置を構成することが考えられる。しかしながら、
このようなバンドギャップの狭い材料を単純にバルク材
料として用いて半導体装置を構成し、オン電圧を低下さ
せたとしても、バルク材の狭いバンドギャップのため
に、主電流路の遮断時の逆方向漏れ電流や高温での漏れ
電流が大きくなる等の問題が発生する。

【０００６】本発明はこのような点に鑑みてなされたも
のであり、カソード領域とアノード領域を主電流経路と
し、主電流の導通時のオン電圧がアノード領域と、アノ
ード領域とは反対導電型のベース領域によって挟まれる
アノード接合部によって支配される半導体装置におい
て、主電流路の遮断時の逆方向漏れ電流や高温での漏れ
電流等の他の電気特性を低下させることなく、オン電圧
を低下させることができる構造を提供することを目的と
するものである。

【０００７】

【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、図１に示すように、アノード
領域２とベース領域１の間に、アノードヘテロ接合構造
を形成したものである。主電流導通時のオン電圧が主に
アノード接合部でのキャリア（多くは電子）の障壁高さ
によって支配される半導体装置において、低オン電圧化
を達成し、その他の電気特性は劣化させないためには、
半導体装置のバルク材としては、従来通りの材料（一般
的にはシリコン）を用いて、オン電圧を支配するアノー
ド接合部についてのみ、シリコンよりもバンドギャップ
の狭い材料を用いて形成することが考えられる。この
際、例えば裏面のアノード電極Ａの形成工程やダイボン
ド等の実装工程のような半導体素子の製造工程に新たな
開発要素を含むことなく、アノード接合部のみにシリコ
ンよりもバンドギャップの狭い材料が形成されることが
望ましい。すなわち、半導体基板の裏面側は、従来構造
と同様のシリコンによるアノード領域２により形成され
ていることが望ましい。

【０００８】図１のアノードヘテロ接合構造型のＳＩサ
イリスタでは、図３に示した従来のＳＩサイリスタと同
じＰ型のアノード領域２とＮ型のベース領域１の間に、
組成比の異なる２層のＰ型のＳｉＧｅ層２１，２２がヘ
テロ接合構造で積層されている。ＳｉＧｅ層はＩＶ族の
半導体材料であるシリコン（Ｓｉ）に比べてバンドギャ
ップが狭く、且つヘテロ接合が可能な半導体材料であ
る。ここで、ＳｉＧｅ層のバンドギャップは、その組成
比によって決まっており、一般的にＧｅの組成比が高い
ほどバンドギャップは狭くなる。図１のアノードヘテロ
接合構造ＳＩサイリスタでは、Ｎ型のベース領域１との
ヘテロ接合を形成するＳｉＧｅ層２１が電子に対する障
壁高さを支配し、導通時のオン電圧を支配する層とな
る。一方、ＳｉＧｅ層２２は、Ｐ型のアノード領域２と
のヘテロ接合部で形成される電子の障壁ポテンシャルを
越えさせるために、電子に運動エネルギーを与えてホッ
トエレクトロン化するためのバッファ層となるものであ
る。

【０００９】

【作用】図１のアノードへテロ接合構造型のＳＩサイリ
スタでは、アノードへテロ接合部が組成比の異なる２層
のＳｉＧｅ層２１，２２によって構成されている。この
２層の中で、Ｎ型のベース領域１と接したＳｉＧｅ層２
１は実質的にシリコンより狭いバンドギャップにより、
デバイスの低オン電圧化を支配する部分である。仮に、
このＳｉＧｅ層２１に直接Ｐ型のＳｉアノード領域２が
接触すると、ここで再び電子の障壁ポテンシャルが形成
され、アノード接合部全体での電子に対する障壁ポテン
シャルの高さは、従来のシリコンのＰＮ接合によって形
成される障壁ポテンシャルの高さと同じとなり、低オン
電圧化は達成されない。そこで、本発明の半導体装置で
は、この問題を解決するために、ＳｉＧｅ層２１とＳｉ
アノード領域２の間に第２層のＳｉＧｅ層２２が設けら
れている。図１に示したアノードヘテロ接合構造ＳＩサ
イリスタにおけるＸ−Ｘ’線についてのバンド構造を模
式的に示すと、図２のバンド構造図のようになる。第２
層のＳｉＧｅ層２２のバンドギャップは、図２に示すよ
うに、第１層のＳｉＧｅ層２１のバンドキャップよりも
狭くなっており、電子はここで運動エネルギーを与えら
れてホットエレクトロン化され、ＳｉＧｅ層２２とＳｉ
アノード領域２で形成される障壁ポテンシャルを容易に
越えることが可能となる。したがって、アノード接合部
での電子の障壁高さは実質的にはベース領域１のＮ型Ｓ
ｉ層とＳｉＧｅ層２１とで形成される障壁ポテンシャル
の高さだけで支配されることになる。この障壁高さが従
来のＳｉのＰＮ接合により形成される障壁ポテンシャル
高さと比較して低くなっていることは容易に推察され
る。

【００１０】ここで、アノードヘテロ接合構造での実質
的な障壁ポテンシャルを越えてきた電子をホットエレク
トロン化し、これをアノード領域２へ注入させるために
は、ＳｉＧｅ層２２の厚みはホットエレクトロン化され
た電子が容易に障壁を越えることが可能なように充分薄
くする必要がある。また、電子に充分なエネルギーを供
給し、ホットエレクトロン化するために、２つのＳｉＧ
ｅ層２１，２２の間のバンドギャップ差を広くすること
が望ましい。しかしながら、オン電圧を支配するＳｉＧ
ｅ層２１もオン電圧低下のためには出来る限りバンドギ
ャップを狭くすることが望ましいため、２つのＳｉＧｅ
層２１，２２はそれぞれ適当なバンドギャップで設計す
ることが必要である。

【００１１】

【実施例】図１は本発明の一実施例としての静電誘導サ
イリスタの断面図である。このデバイスは、表面ゲート
型のＳＩサイリスタであって、カソード電極Ｋとアノー
ド電極Ａを主電流経路とし、このアノード・カソード間
の電流を半導体基板の表面に形成されたゲート電極Ｇに
印加されるゲート電圧によって制御されるものである。
このＳＩサイリスタの主電流導通時の損失を示すオン電
圧は、Ｐ型のアノード領域２とＮ型のベース領域１の間
に挟まれたアノード接合部での電子に対する障壁ポテン
シャルの高さによって支配されている。図１に示したＳ
Ｉサイリスタでは、電子に対する障壁ポテンシャルは実
質的にＮ型ベース領域１と第１層のＳｉＧｅ層２１とで
形成されるポテンシャル障壁によって支配される。第２
層のＳｉＧｅ層２２は電子のホットエレクトロン化によ
ってＰ型のＳｉアノード領域２に電子を注入させるため
のバッファ層として働く。２つのＳｉＧｅ層２１，２２
の組成比は各々のＳｉＧｅ層２１，２２のバンドギャッ
プを支配し、第１層はオン電圧を支配する障壁ポテンシ
ャルとして働き、第２層は第１層の障壁ポテンシャルを
アノード接合部全体の実質的な電子の障壁ポテンシャル
の高さとするために、電子をホットエレクトロン化する
のに充分なバンドギャップ差を第１層と第２層の間に形
成している。バンドギャップは第２層のＳｉＧｅ層２２
の方が狭い。また、第２層のＳｉＧｅ層２２の厚みはホ
ットエレクトロン化された電子がＰ型Ｓｉのアノード領
域２に注入されるのに充分な薄さとなっている。

【００１２】本発明のアノードヘテロ接合構造ＳＩサイ
リスタでは、半導体基板の裏面のＰ型アノード領域２は
従来と同じシリコン（Ｓｉ）材料によって構成されてい
るため、特に裏面電極形成工程やダイボンド等の工程に
おいて本発明のＳＩサイリスタの製造のために新たな工
程開発等は不要であり、従来のシリコンデバイスの工程
をそのまま用いて実施することが可能である。

【００１３】図５に本発明のアノードヘテロ接合構造型
ＳＩサイリスタと従来のアノードＰＮ接合構造型ＳＩサ
イリスタの主電流導通時の電流一電圧特性を示す。本発
明では、従来例に比べてオン電圧が低下していることが
分かる。また、本発明のアノードヘテロ接合型のＳＩサ
イリスタでは、逆方向の漏れ電流はＰ型ゲート領域３と
Ｎ型ベース領域１の間のＰＮ接合部の漏れ電流によって
支配され、高温での漏れ電流成分もゲート領域３のＰＮ
接合部によって支配される。このゲート領域３のＰＮ接
合部は従来のバルクシリコンのＳＩサイリスタと同様の
ため、これらの電気特性は従来のＳＩサイリスタと何ら
変わりは無い。

【００１４】なお、実施例の説明ではＳＩサイリスタを
例示したが、ｐｎｐｎの４層構造によって主電流路が構
成されているＳＣＲ或いはＧＴＯのアノード接合部に同
様のヘテロ接合を構成することにより、同様な効果が得
られることは明らかである。

【００１５】

【発明の効果】本発明によれば、第１の半導体材料で構
成され、アノード・カソード間の主電流のオン電圧がア
ノード接合構造によって支配されている半導体装置にお
いて、アノード接合部に第１の半導体材料とは異なる第
２及び第３の半導体材料を積層し、第２及び第３の半導
体材料のバンドギャップを共に第１の半導体材料のバン
ドギャップよりも狭くして、ベース領域とヘテロ接合を
形成する第２の半導体材料のバンドギャップはアノード
領域とヘテロ接合を形成する第３の半導体材料のバンド
ギャップよりも広くしたので、第１の半導体材料のバル
ク材料のみで構成した場合に比べて漏れ電流などの他の
電気特性を劣化させることが無く、また、第２の半導体
材料がベース領域との間に形成するポテンシャル障壁の
高さは第１の半導体材料のバルク材料のみで構成した場
合に比べて低くなり、第３の半導体材料は電子をホット
エレクトロン化してアノード領域に注入するためのバッ
ファ層として作用するので、アノード・カソード間のオ
ン電圧を低下させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の断面図である。

【図２】本発明におけるアノード接合部のバンド構造を
示す図である。

【図３】従来の接合ゲート型静電誘導サイリスタの断面
図である。

【図４】従来の代表的なＧＴＯの断面図である。

【図５】本発明と従来例の電流−電圧特性を示す図であ
る。

【符号の説明】

１ ベース領域 ２ アノード領域 ３ ゲート領域 ４ カソード領域 Ａ アノード電極 Ｇ ゲート電極 Ｋ カソード電極 ２１ 第１層のＳｉＧｅ層 ２２ 第２層のＳｉＧｅ層

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の半導体材料よりなる半導体基板
   の一方の表面に第１導電型の高濃度不純物領域よりなる
   カソード領域を備え、前記半導体基板の他方の表面には
   前記カソード領域とは反対導電型である第２導電型の高
   濃度不純物領域よりなるアノード領域を備え、半導体基
   板の前記カソード領域と前記アノード領域との間に前記
   アノード領域とは反対導電型である第１導電型のベース
   領域を備え、前記カソード領域に接続されたカソード電
   極と前記アノード領域に接続されたアノード電極を主電
   流経路とする半導体装置において、前記アノード領域と
   ベース領域に挟まれたアノード接合部に第１の半導体材
   料とは異なる第２及び第３の半導体材料が積層されてお
   り、第２及び第３の半導体材料のバンドギャップは共に
   第１の半導体材料のバンドギャップよりは狭く、且つ前
   記ベース領域とヘテロ接合を形成する第２の半導体材料
   のバンドギャップは前記アノード領域とヘテロ接合を形
   成する第３の半導体材料のバンドギャップよりも広いこ
   とを特徴とするアノードヘテロ接合構造型半導体装置。