JPS5891678A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS5891678A JPS5891678A JP56190319A JP19031981A JPS5891678A JP S5891678 A JPS5891678 A JP S5891678A JP 56190319 A JP56190319 A JP 56190319A JP 19031981 A JP19031981 A JP 19031981A JP S5891678 A JPS5891678 A JP S5891678A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- film
- semiconductor layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＩ３縁基板基板上成されてなる半導体装置お
よびその製造方法に関するものである０仁のような装置
では８０８（Ｉｊｌ １１ｃｏｍ−５ｓａ−Ｑａｐｐ−
ｈｉｒｅ ）が代表的であるので以下ＳＯ８で説明する
が、別に８０８に限らす０紋Ｍ−８０Ｉ（８１１１ｃｏ
■−ｏｎ−Ｉｎｓｕｌａｔｏｒ） についても同じこ
とが言える。
よびその製造方法に関するものである０仁のような装置
では８０８（Ｉｊｌ １１ｃｏｍ−５ｓａ−Ｑａｐｐ−
ｈｉｒｅ ）が代表的であるので以下ＳＯ８で説明する
が、別に８０８に限らす０紋Ｍ−８０Ｉ（８１１１ｃｏ
■−ｏｎ−Ｉｎｓｕｌａｔｏｒ） についても同じこ
とが言える。
現在８０Ｓでは８ｉ膜厚はしだいに薄くなりつつある。
これは菓子の微細化という点から、ゲート電極トソース
、ドレインのオーバーラツプを減らせることや段差が小
さくなり配線の皺切れが少な（なる等の利点が生ずるた
めである。
、ドレインのオーバーラツプを減らせることや段差が小
さくなり配線の皺切れが少な（なる等の利点が生ずるた
めである。
ところか８ｉ膜厚を減少させていくと厚い場合と比べて
、総不純物量を同じにすると移動度の不純物濃度依存性
のため抵抗が増加するという不利が生ずる０第１図はリ
ンを総不純物量一定（７×１１０１１ａ″）の条件て８
１ｍＫにドーピングした場合の８１膜厚に対するシート
抵抗の変化を示したものである。総不純物量一定である
が膜厚１μｍの場合に対して、膜厚Ｑ、２μｍの場合は
シート抵抗が２．８倍にも増加してし奮うことが明らか
である・そこで不純物ａｔを上げてシート抵抗の増加を
おさえるという対策が従来性なわれていたが、当然飽和
濃度以上上げることはできず、また濃度が上がると移動
度が低下する◎さらにはあまり表面饋度が高いと配線金
属との間てコンタクト不良が生じやすくなる。
、総不純物量を同じにすると移動度の不純物濃度依存性
のため抵抗が増加するという不利が生ずる０第１図はリ
ンを総不純物量一定（７×１１０１１ａ″）の条件て８
１ｍＫにドーピングした場合の８１膜厚に対するシート
抵抗の変化を示したものである。総不純物量一定である
が膜厚１μｍの場合に対して、膜厚Ｑ、２μｍの場合は
シート抵抗が２．８倍にも増加してし奮うことが明らか
である・そこで不純物ａｔを上げてシート抵抗の増加を
おさえるという対策が従来性なわれていたが、当然飽和
濃度以上上げることはできず、また濃度が上がると移動
度が低下する◎さらにはあまり表面饋度が高いと配線金
属との間てコンタクト不良が生じやすくなる。
また５ＯＩＣおいて第２図に示すような浅い拡散層３と
深い拡散層４をくみあわせて、ゲート電極１とのオーバ
ーラツプを減らしし小も拡散層のシート抵抗を下げると
いうバルクトランジスタで従来採用されている構造をと
ることもできる。しかしこの構造では拡散層の底面とサ
ファイア基板６とがすべて接している構造と比べて拡散
層３とチャネル部分５の間の接触面積が大きいため拡散
層３とチャネル部５との間のリーク電流が増加してしま
う〇 以上説明したように従来の８０８トランジスタ（では旧
膜を薄くしたとき・の拡散層のシート抵抗の増加をおさ
えられなかつた〇 本発明の目的は上記のような欠点を除去する半導体装置
およびその製造方法を提供することにある。
深い拡散層４をくみあわせて、ゲート電極１とのオーバ
ーラツプを減らしし小も拡散層のシート抵抗を下げると
いうバルクトランジスタで従来採用されている構造をと
ることもできる。しかしこの構造では拡散層の底面とサ
ファイア基板６とがすべて接している構造と比べて拡散
層３とチャネル部分５の間の接触面積が大きいため拡散
層３とチャネル部５との間のリーク電流が増加してしま
う〇 以上説明したように従来の８０８トランジスタ（では旧
膜を薄くしたとき・の拡散層のシート抵抗の増加をおさ
えられなかつた〇 本発明の目的は上記のような欠点を除去する半導体装置
およびその製造方法を提供することにある。
本発明によれば絶縁基板上に形成されてなる絶縁ゲー［
１電界効果トランジスタにおいて、少くともゲート電極
下の半導体膜の厚さが該ゲート電極下以外の場所の半導
体膜より薄く構成されている半導体装置が得られる〇 さらに本発明によれば上記トランジスタを構成する半導
体膜のうち少くともチャネルとなるべ会部分を選択的に
酸化し、形成された酸化膜を除去することにより上記部
分の半導体膜厚をうずくする半導体装置の製造方法が得
られる。
１電界効果トランジスタにおいて、少くともゲート電極
下の半導体膜の厚さが該ゲート電極下以外の場所の半導
体膜より薄く構成されている半導体装置が得られる〇 さらに本発明によれば上記トランジスタを構成する半導
体膜のうち少くともチャネルとなるべ会部分を選択的に
酸化し、形成された酸化膜を除去することにより上記部
分の半導体膜厚をうずくする半導体装置の製造方法が得
られる。
以下本発明の効果を実施例を用いて説明する。
第３図は本発明の構造を有するｎチャネル８０８ＭＯ８
）ランジスタの模式的断面図である。本発明の特徴は［
３図に示すようにチャネル部分２と拡散層３の一部のシ
リコン膜厚を薄くすることである。この実施例では製造
プロセスに投入する前のシリコン膜厚は（１８μｍであ
り、上記チャネル部分及び拡散層の一部のシリコン膜厚
は０．２ｘ＠である０その境界ではシリコン膜厚は徐々
に変化している。
）ランジスタの模式的断面図である。本発明の特徴は［
３図に示すようにチャネル部分２と拡散層３の一部のシ
リコン膜厚を薄くすることである。この実施例では製造
プロセスに投入する前のシリコン膜厚は（１８μｍであ
り、上記チャネル部分及び拡散層の一部のシリコン膜厚
は０．２ｘ＠である０その境界ではシリコン膜厚は徐々
に変化している。
このよ−うな構造をとればゲート電極４と拡散層３との
オーバーラツプは、全体が薄いシリコン膜で構成された
従来構造のｓｏｓ ｔ−ランジスタと同じにするこを
が可能で゛ある０また該従来構造の欠点であった拡散層
のシート抵抗が高いという点も本構造の拡散層３のシリ
コン膜厚が十分厚いため解消される０即ちシリコン膜の
薄い部分への拡散層３を形成するための不純物ドープ七
は別に、コンタクトホール（シリコン酸化膜５の開孔部
）からシート抵抗を１げるための不純物ドープを行うこ
とがバルクトランジスタの場合と同様に有効となるから
である。第４図に上記拡散層３を形成するための砒素の
イオン注入（加速電圧１００ＫｅＶ。
オーバーラツプは、全体が薄いシリコン膜で構成された
従来構造のｓｏｓ ｔ−ランジスタと同じにするこを
が可能で゛ある０また該従来構造の欠点であった拡散層
のシート抵抗が高いという点も本構造の拡散層３のシリ
コン膜厚が十分厚いため解消される０即ちシリコン膜の
薄い部分への拡散層３を形成するための不純物ドープ七
は別に、コンタクトホール（シリコン酸化膜５の開孔部
）からシート抵抗を１げるための不純物ドープを行うこ
とがバルクトランジスタの場合と同様に有効となるから
である。第４図に上記拡散層３を形成するための砒素の
イオン注入（加速電圧１００ＫｅＶ。
ドーズ量５ＸｌＯ”襲国−冨）とシート抵婢を下げるた
めのリンのイオン注入（加速電圧９０ Ｋ ｅ Ｖ ｓ
ドーズ量７ Ｘ ＩＱ”ａ＋−りを行なったときの
シリコン膜厚に対するシート抵抗の変化を示す。０．８
μｍ ではＱ、２ｊ１ｍに比ベシート抵抗は４３チに低
下して方法でＨ造することができる。亀５ｇｌは本発明
の半導体装置の製造方法を説明するための図で、（ａ）
〜（ｆ）は主要工程に怠ける半導体装置の模式的断面図
である◇先ずサファイア基板ｌ上のパターニングされた
厚さ０８ｊｍのシリコン膜２の表面に熱酸化でうすい酸
化Ｍ３を形成する〔（ロ）図３０次にゲート電極を形成
すべき部分及びその周辺を除いてシリコン窒化膜（以下
窒・化膜と略す）４でカバーＬ、（（ｂ）図〕、酸化す
る〔（Ｃ）図〕。形成する熱酸化膜５の鰺さは１．３３
μｍとする。 この工程で酸化膜５の直下のシリコン編
２の厚さは０２声ｍに減少する。次に窒化膜４、配化ｊ
１３．５をすべて除去し、ゲート線化Ｗ＆６を熱酸化で
形成しチャネルドープを行なう〔（−図〕０この場合シ
リコン膜２に段差が生じるが、選択酸化で形成されたゆ
るやかなＲ差なのでその上を配線が過っても段切れはほ
とんど生じない０次に多結晶シリコン膜を気相成長法で
犀さα５μｍだけ＊秋し、パターニングを行なってゲー
ト電極７を形成する０その鹸砒素を加速電圧１００Ｋｅ
Ｖ 、 ドーズ量５ ｘ １ｏ１１′ａｎ’−”の条
件でイオン注入し、活性化のための熱処理を行ない、ソ
ース、ドレイン拡散層８を形成する〔（ｅ）図〕。そし
て気相成長法で８ｉ０ａ膜１０を堆積し、コンタクトホ
ールを上記ソース、ドレイン拡散層８及びゲート電極７
上に開孔する。その後シート抵抗低減のためリンを９０
ＫｅＶ、７ ｘｌｏ ０１１の条件でイオン注入し、拡
散層９を形成する〔（ｆ）図〕０コンタクトホール直下
のシリコン膜はゲート電極下のそれと比べてＩＩｌ、￥
＃が４倍あるので、注入後の熱処理で、第４図を用いて
説明したようにシート抵抗は十分低下する。最後にアル
ミニウム膜を真空蒸着し、パターニングを行ない本発明
の半導体装置が完成する。
めのリンのイオン注入（加速電圧９０ Ｋ ｅ Ｖ ｓ
ドーズ量７ Ｘ ＩＱ”ａ＋−りを行なったときの
シリコン膜厚に対するシート抵抗の変化を示す。０．８
μｍ ではＱ、２ｊ１ｍに比ベシート抵抗は４３チに低
下して方法でＨ造することができる。亀５ｇｌは本発明
の半導体装置の製造方法を説明するための図で、（ａ）
〜（ｆ）は主要工程に怠ける半導体装置の模式的断面図
である◇先ずサファイア基板ｌ上のパターニングされた
厚さ０８ｊｍのシリコン膜２の表面に熱酸化でうすい酸
化Ｍ３を形成する〔（ロ）図３０次にゲート電極を形成
すべき部分及びその周辺を除いてシリコン窒化膜（以下
窒・化膜と略す）４でカバーＬ、（（ｂ）図〕、酸化す
る〔（Ｃ）図〕。形成する熱酸化膜５の鰺さは１．３３
μｍとする。 この工程で酸化膜５の直下のシリコン編
２の厚さは０２声ｍに減少する。次に窒化膜４、配化ｊ
１３．５をすべて除去し、ゲート線化Ｗ＆６を熱酸化で
形成しチャネルドープを行なう〔（−図〕０この場合シ
リコン膜２に段差が生じるが、選択酸化で形成されたゆ
るやかなＲ差なのでその上を配線が過っても段切れはほ
とんど生じない０次に多結晶シリコン膜を気相成長法で
犀さα５μｍだけ＊秋し、パターニングを行なってゲー
ト電極７を形成する０その鹸砒素を加速電圧１００Ｋｅ
Ｖ 、 ドーズ量５ ｘ １ｏ１１′ａｎ’−”の条
件でイオン注入し、活性化のための熱処理を行ない、ソ
ース、ドレイン拡散層８を形成する〔（ｅ）図〕。そし
て気相成長法で８ｉ０ａ膜１０を堆積し、コンタクトホ
ールを上記ソース、ドレイン拡散層８及びゲート電極７
上に開孔する。その後シート抵抗低減のためリンを９０
ＫｅＶ、７ ｘｌｏ ０１１の条件でイオン注入し、拡
散層９を形成する〔（ｆ）図〕０コンタクトホール直下
のシリコン膜はゲート電極下のそれと比べてＩＩｌ、￥
＃が４倍あるので、注入後の熱処理で、第４図を用いて
説明したようにシート抵抗は十分低下する。最後にアル
ミニウム膜を真空蒸着し、パターニングを行ない本発明
の半導体装置が完成する。
以上のように本発明によればシリコン膜かうすい場合の
利点であるソース、ドレイン拡散層とゲ：１
−ト電極のオーバーラツプが小さいという点と、シリコ
ン膜が厚い場合の利点であるソース、ドレイン拡散層の
シート抵抗が小さいという点を象ね備えた半導体装置が
得られる。
利点であるソース、ドレイン拡散層とゲ：１
−ト電極のオーバーラツプが小さいという点と、シリコ
ン膜が厚い場合の利点であるソース、ドレイン拡散層の
シート抵抗が小さいという点を象ね備えた半導体装置が
得られる。
第１図は異なるシリコン膜厚のＳＯＳウェハに対してリ
ンを総不純物景一定の条件でドープしたときのシート抵
抗の変化を示すグラフである。 第２図はＳＯ８の拡散層のシート抵抗を低下させるため
の従来構造のトランジスタの模式的断面図である。図中
の記号はそれぞれ以下のものを示している。 １：ゲート電極、 ２：ゲート酸化膜、 ３：浅い
ソース、ドレイン拡散層、 ４：深いソース、ドレイ
ン拡散層、 ５：チャネル部分、 ６：サファイア
基板 第３図は本発明の一実施例の模式的断面図である０ 図中の記号はそれぞれ以下のものを示している。 １：サファイア基板、 ２：チャネル部分、３：ソー
ス、ドレイン拡散ｊＬ４：’ゲート鹸化膜、 ５：ゲー
ト電極、 ６：シリコン酸化膜、７：アルミニウム膜 第４ｍは本発明の一実施例で述べた砒素とリンの二重の
イオン注入について総不純物量を変えずシリコン膜厚を
変えてシート抵抗の変化を示した図である。 第５図は本発明の半導体装置の製造方法を説明するため
の図で、（ａ）〜（ｆ）は主要工程における半導体装置
の模式的断面図であるａｌｌ中の記号はそれ：シリコン
熱酸化膜、 ４：シリコン窒化膜、５：厚いシリコン
熱酸化膜、 ６：ゲート酸化膜、７：多結晶シリコン膜
、 ８：砒素をドープしたソース、ドレイン拡散層、
９ニリンをドープしたソース、ドレイン拡散層、ｌＯ
：シリコン酸化膜、１１ニアルミニウム膜 第１ 図 シリコン膜厚Ｃｐｍ ） ｇＪｚ図 第４０ シリコレ護７’Ｊ（／Ｊ乳）
ンを総不純物景一定の条件でドープしたときのシート抵
抗の変化を示すグラフである。 第２図はＳＯ８の拡散層のシート抵抗を低下させるため
の従来構造のトランジスタの模式的断面図である。図中
の記号はそれぞれ以下のものを示している。 １：ゲート電極、 ２：ゲート酸化膜、 ３：浅い
ソース、ドレイン拡散層、 ４：深いソース、ドレイ
ン拡散層、 ５：チャネル部分、 ６：サファイア
基板 第３図は本発明の一実施例の模式的断面図である０ 図中の記号はそれぞれ以下のものを示している。 １：サファイア基板、 ２：チャネル部分、３：ソー
ス、ドレイン拡散ｊＬ４：’ゲート鹸化膜、 ５：ゲー
ト電極、 ６：シリコン酸化膜、７：アルミニウム膜 第４ｍは本発明の一実施例で述べた砒素とリンの二重の
イオン注入について総不純物量を変えずシリコン膜厚を
変えてシート抵抗の変化を示した図である。 第５図は本発明の半導体装置の製造方法を説明するため
の図で、（ａ）〜（ｆ）は主要工程における半導体装置
の模式的断面図であるａｌｌ中の記号はそれ：シリコン
熱酸化膜、 ４：シリコン窒化膜、５：厚いシリコン
熱酸化膜、 ６：ゲート酸化膜、７：多結晶シリコン膜
、 ８：砒素をドープしたソース、ドレイン拡散層、
９ニリンをドープしたソース、ドレイン拡散層、ｌＯ
：シリコン酸化膜、１１ニアルミニウム膜 第１ 図 シリコン膜厚Ｃｐｍ ） ｇＪｚ図 第４０ シリコレ護７’Ｊ（／Ｊ乳）
Claims (2)
- （１） 絶縁基板上に形成されてなる絶縁ゲート薯電界
効果トランジスタにネいて少く楔もゲート電極下の半導
体膜の厚さが諌ゲート電極下以外の場所の半導体膜より
薄く構成されていることを特徴とする半導体装置０ - （２） 絶縁基板上に５ｔｉｔｓれてなる絶縁ゲート
臘電界効果トランジスタＥｌｌいて皺トランジスタを構
成する半導体膜のうち少くともチャネルとなるべき部分
を選択的に酸化し、影威専れた酸化膜を除去することに
より上記部分の半導体膜を薄くすることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190319A JPS5891678A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190319A JPS5891678A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5891678A true JPS5891678A (ja) | 1983-05-31 |
Family
ID=16256187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190319A Pending JPS5891678A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999772A (ja) * | 1982-11-29 | 1984-06-08 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS59205761A (ja) * | 1983-05-10 | 1984-11-21 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1981
- 1981-11-27 JP JP56190319A patent/JPS5891678A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999772A (ja) * | 1982-11-29 | 1984-06-08 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS59205761A (ja) * | 1983-05-10 | 1984-11-21 | Seiko Epson Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0586673B2 (ja) | ||
| JPH058587B2 (ja) | ||
| JPS62162353A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2504567B2 (ja) | 半導体装置の製造方法 | |
| JPH07153952A (ja) | 半導体装置及びその製造方法 | |
| JPS5891678A (ja) | 半導体装置およびその製造方法 | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| JPH11121757A (ja) | 半導体装置およびその製造方法 | |
| JP2000208606A (ja) | 半導体装置及びその製造方法 | |
| US5624866A (en) | Semiconductor device provided with trench element isolation film and method for fabricating the same | |
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| JPS6197967A (ja) | 半導体装置およびその製造方法 | |
| JPH05114734A (ja) | 半導体装置 | |
| JPH06252345A (ja) | 半導体集積回路の製造方法 | |
| JPS59168675A (ja) | 半導体装置の製法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04271166A (ja) | 相補型ｍｏｓ集積回路およびその製造方法 | |
| JPS59195869A (ja) | 半導体装置の製造方法 | |
| JPS59138377A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 | |
| JPS6146984B2 (ja) | ||
| JPH01194335A (ja) | 半導体装置 | |
| JPS60133755A (ja) | 半導体装置の製造方法 | |
| JPS6211277A (ja) | 半導体集積回路の製造方法 | |
| JPH0554268B2 (ja) |