JPH0535539A - ウオツチドツグ・タイマ - Google Patents
ウオツチドツグ・タイマInfo
- Publication number
- JPH0535539A JPH0535539A JP3186747A JP18674791A JPH0535539A JP H0535539 A JPH0535539 A JP H0535539A JP 3186747 A JP3186747 A JP 3186747A JP 18674791 A JP18674791 A JP 18674791A JP H0535539 A JPH0535539 A JP H0535539A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- watchdog timer
- reset
- timer
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000737 periodic effect Effects 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【構成】周期信号を係数し第１の入力信号によりクリア
されるカウンタと、セット・リセット可能なフリップフ
ロップ回路を内蔵し、フリップフロップ回路の出力信号
とカウンタのオーバーフロー信号とを入力とする論理回
路と、外部からの制御信号入力によって書込み状態／非
書込み状態が選択設定されるプログラム素子と、このプ
ログラム素子の書込み状態／非書込み状態に応じて電源
投入時あるいはシステムリセット時におけるフリップフ
ロップ回路の出力状態を所定の状態に初期化する制御回
路とを具備する。 【効果】マイクロコンピュータの暴走やシステムの異常
等を常時検出することができるという効果を有する。
されるカウンタと、セット・リセット可能なフリップフ
ロップ回路を内蔵し、フリップフロップ回路の出力信号
とカウンタのオーバーフロー信号とを入力とする論理回
路と、外部からの制御信号入力によって書込み状態／非
書込み状態が選択設定されるプログラム素子と、このプ
ログラム素子の書込み状態／非書込み状態に応じて電源
投入時あるいはシステムリセット時におけるフリップフ
ロップ回路の出力状態を所定の状態に初期化する制御回
路とを具備する。 【効果】マイクロコンピュータの暴走やシステムの異常
等を常時検出することができるという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に内蔵されるウォッチドッグ・タイマに関し、特にウォ
ッチドッグ・タイマの初期動作設定に関する。
に内蔵されるウォッチドッグ・タイマに関し、特にウォ
ッチドッグ・タイマの初期動作設定に関する。
【０００２】
【従来の技術】マイクロコンピュータにおいて、プログ
ラムの暴走、システムの異常等を検出する手段としてウ
ォッチドッグ・タイマが用いられる。
ラムの暴走、システムの異常等を検出する手段としてウ
ォッチドッグ・タイマが用いられる。
【０００３】ウォッチドッグ・タイマは、プログラムの
暴走やデッドロックを検出するための機能で、プログラ
ムの各モジュールごとにウォッチドッグ・タイマをクリ
アする命令を入れてプログラムを設計し、ウォッチドッ
グ・タイマ割込みが発生することでプログラムまたはシ
ステムが異常動作していることを検出するものである。
暴走やデッドロックを検出するための機能で、プログラ
ムの各モジュールごとにウォッチドッグ・タイマをクリ
アする命令を入れてプログラムを設計し、ウォッチドッ
グ・タイマ割込みが発生することでプログラムまたはシ
ステムが異常動作していることを検出するものである。
【０００４】従来この種のウォッチドッグ・タイマは、
図３に示すような構成となっており、タイマーカウンタ
１１、クロック信号φ、ウォッチドッグ・タイマクリア
信号ＣＬＲ（以下クリア信号と記す）、ウォッチドッグ
・タイマ動作セット信号ＲＵＮ（以下動作セット信号と
記す）、システムリセット信号ＲＥＳＥＴ、ＯＲ論理ゲ
ート１９、ＡＮＤ論理ゲート１３、ウォッチドッグ・タ
イマ動作モードレジスタ１４（以下モードレジスタと記
す）、外部出力端子ＷＤＴＯで構成される。
図３に示すような構成となっており、タイマーカウンタ
１１、クロック信号φ、ウォッチドッグ・タイマクリア
信号ＣＬＲ（以下クリア信号と記す）、ウォッチドッグ
・タイマ動作セット信号ＲＵＮ（以下動作セット信号と
記す）、システムリセット信号ＲＥＳＥＴ、ＯＲ論理ゲ
ート１９、ＡＮＤ論理ゲート１３、ウォッチドッグ・タ
イマ動作モードレジスタ１４（以下モードレジスタと記
す）、外部出力端子ＷＤＴＯで構成される。
【０００５】タイマーカウンタ１１はクロック信号φに
よりカウントアップされ、プログラムにより出力される
クリア信号ＣＬＲまたはウォッチドッグ・タイマの動作
を許可する動作セット信号ＲＵＮによりクリアされる。
カウントアップしオーバーフローするまでクリア信号Ｃ
ＬＲまたは動作セット信号ＲＵＮによるクリア操作が行
なわれなかった時に、オーバーフロー信号ＯＶＦが出力
される。
よりカウントアップされ、プログラムにより出力される
クリア信号ＣＬＲまたはウォッチドッグ・タイマの動作
を許可する動作セット信号ＲＵＮによりクリアされる。
カウントアップしオーバーフローするまでクリア信号Ｃ
ＬＲまたは動作セット信号ＲＵＮによるクリア操作が行
なわれなかった時に、オーバーフロー信号ＯＶＦが出力
される。
【０００６】モードレジスタ１４はフリップフロップ回
路で構成され、システムリセット信号ＲＥＳＥＴにより
リセット、動作セット信号ＲＵＮによりセットされる。
モードレジスタ１４がセットされると、モードレジスタ
１４のデータ出力によりタイマーカウンタ１１のオーバ
ーフロー信号ＯＶＦが外部出力端子ＷＤＴＯに出力され
ることで、プログラムまたはシステムの異常を外部に出
力する構成になっている。つまり、モードレジスタ１４
のセット／リセットの状態指定によりウォッチドッグ・
タイマの動作を許可／不許可の状態設定をする。
路で構成され、システムリセット信号ＲＥＳＥＴにより
リセット、動作セット信号ＲＵＮによりセットされる。
モードレジスタ１４がセットされると、モードレジスタ
１４のデータ出力によりタイマーカウンタ１１のオーバ
ーフロー信号ＯＶＦが外部出力端子ＷＤＴＯに出力され
ることで、プログラムまたはシステムの異常を外部に出
力する構成になっている。つまり、モードレジスタ１４
のセット／リセットの状態指定によりウォッチドッグ・
タイマの動作を許可／不許可の状態設定をする。
【０００７】通常、プログラム開発の初期段階では、ウ
ォッチドッグ・タイマは特に意味を持たず、またプログ
ラム開発に支障をきたすため、モードレジスタ１４をリ
セット状態にしたままでウォッチドッグ・タイマの動作
を不許可にしてプログラムを設計し、概略のプログラム
開発を終了したあとでモードレジスタ１４をセット状態
にする命令をプログラミングし、ウォッチドッグ・タイ
マの動作を許可しウォッチドッグ・タイマを含めたプロ
グラムを開発を行なう。
ォッチドッグ・タイマは特に意味を持たず、またプログ
ラム開発に支障をきたすため、モードレジスタ１４をリ
セット状態にしたままでウォッチドッグ・タイマの動作
を不許可にしてプログラムを設計し、概略のプログラム
開発を終了したあとでモードレジスタ１４をセット状態
にする命令をプログラミングし、ウォッチドッグ・タイ
マの動作を許可しウォッチドッグ・タイマを含めたプロ
グラムを開発を行なう。
【０００８】そのため、モードレジスタ１４は電源投入
時あるいはシステムリセット時においてはリセット状態
でウォッチドッグ・タイマの動作が不許可となってお
り、プログラムにより動作セット信号ＲＵＮを出力しモ
ードレジスタ１４をセット状態とすることでウォッチド
ッグ・タイマの動作を許可する構成となっている。
時あるいはシステムリセット時においてはリセット状態
でウォッチドッグ・タイマの動作が不許可となってお
り、プログラムにより動作セット信号ＲＵＮを出力しモ
ードレジスタ１４をセット状態とすることでウォッチド
ッグ・タイマの動作を許可する構成となっている。
【０００９】
【発明が解決しようとする課題】上述した従来のウォッ
チドッグ・タイマは、プログラムによりウォッチドッグ
・タイマの動作を指定して初めてウォッチドッグ・タイ
マの動作が有効となるため、システムを立上げてからウ
ォッチドッグ・タイマの動作を指定するまでの間はプロ
グラムの暴走等に関しては、異常検出が不可能であると
いった問題があった。
チドッグ・タイマは、プログラムによりウォッチドッグ
・タイマの動作を指定して初めてウォッチドッグ・タイ
マの動作が有効となるため、システムを立上げてからウ
ォッチドッグ・タイマの動作を指定するまでの間はプロ
グラムの暴走等に関しては、異常検出が不可能であると
いった問題があった。
【００１０】本発明の目的は、常時、異常検出すること
ができるウォッチドッグ・タイマを提供することにあ
る。
ができるウォッチドッグ・タイマを提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明のウォッチドッグ
・タイマは、周期信号に基づいて動作する集積回路にお
いて、前記周期信号を計数し第１の入力信号によりクリ
アされるカウンタと、セット・リセット可能なフリップ
フロップ回路を内蔵し、前記フリップフロップ回路の出
力信号と前期カウンタのオーバーフロー信号とを入力と
する論理回路で構成された半導体集積回路において、外
部からの制御信号入力によって書込み状態／非書込み状
態が選択設定されるプログラム素子と、このプログラム
素子の書込み状態／非書込み状態に応じて電源投入時あ
るいはシステムリセット時における前記フリップフロッ
プ回路の出力状態を所定の状態に初期化する制御回路と
を具備する。
・タイマは、周期信号に基づいて動作する集積回路にお
いて、前記周期信号を計数し第１の入力信号によりクリ
アされるカウンタと、セット・リセット可能なフリップ
フロップ回路を内蔵し、前記フリップフロップ回路の出
力信号と前期カウンタのオーバーフロー信号とを入力と
する論理回路で構成された半導体集積回路において、外
部からの制御信号入力によって書込み状態／非書込み状
態が選択設定されるプログラム素子と、このプログラム
素子の書込み状態／非書込み状態に応じて電源投入時あ
るいはシステムリセット時における前記フリップフロッ
プ回路の出力状態を所定の状態に初期化する制御回路と
を具備する。
【００１２】
【実施例】次に、本発明の第１の実施例について図面を
参照して説明する。本実施例のウォッチドッグ・タイマ
は図１に示すような構成になっており、タイマーカウン
タ１１、クロック信号φ、ウォッチドッグ・タイマクリ
ア信号ＣＬＲ（以下クリア信号と記す）、ウォッチドッ
グ・タイマ動作セット信号ＲＵＮ（以下動作セット信号
と記す）、システムリセット信号ＲＥＳＥＴ、ＯＲ論理
ゲート１２，１５、ＡＮＤ論理ゲート１３，１６，１
８、反転論理ゲート１７、ウォッチドッグ・タイマ動作
モードレジスタ１４（以下モードレジスタと記す）、外
部出力端子ＷＤＴＯ、外部入力端子Ｉｎで構成される。
参照して説明する。本実施例のウォッチドッグ・タイマ
は図１に示すような構成になっており、タイマーカウン
タ１１、クロック信号φ、ウォッチドッグ・タイマクリ
ア信号ＣＬＲ（以下クリア信号と記す）、ウォッチドッ
グ・タイマ動作セット信号ＲＵＮ（以下動作セット信号
と記す）、システムリセット信号ＲＥＳＥＴ、ＯＲ論理
ゲート１２，１５、ＡＮＤ論理ゲート１３，１６，１
８、反転論理ゲート１７、ウォッチドッグ・タイマ動作
モードレジスタ１４（以下モードレジスタと記す）、外
部出力端子ＷＤＴＯ、外部入力端子Ｉｎで構成される。
【００１３】タイマーカウンタ１１はクロック信号φに
よりカウントアップされ、プログラムにより出力される
クリア信号ＣＬＲまたはウォッチドッグ・タイマの動作
を許可する動作セット信号ＲＵＮによりクリアされる。
カウントアップして、オーバーフローするまでクリア信
号ＣＬＲまたは動作セット信号ＲＵＮによるクリア操作
が行なわれなかった時に、オーバーフロー信号ＯＶＦが
出力される。モードレジスタ１４はフリップフロップ回
路で構成され、システムリセット信号ＲＥＳＥＴの出力
された時の外部入力端子Ｉｎのレベルによりセット／リ
セットされるとともに、動作セット信号ＲＵＮによりセ
ットされる。モードレジスタ１４がセットされると、モ
ードレジスタ１４のデータ出力によりタイマーカウンタ
１１のオーバーフロー信号ＯＶＦを外部出力端子ＷＤＴ
Ｏに出力することでプログラムまたはシステムの異常を
外部に出力する構成になっている。
よりカウントアップされ、プログラムにより出力される
クリア信号ＣＬＲまたはウォッチドッグ・タイマの動作
を許可する動作セット信号ＲＵＮによりクリアされる。
カウントアップして、オーバーフローするまでクリア信
号ＣＬＲまたは動作セット信号ＲＵＮによるクリア操作
が行なわれなかった時に、オーバーフロー信号ＯＶＦが
出力される。モードレジスタ１４はフリップフロップ回
路で構成され、システムリセット信号ＲＥＳＥＴの出力
された時の外部入力端子Ｉｎのレベルによりセット／リ
セットされるとともに、動作セット信号ＲＵＮによりセ
ットされる。モードレジスタ１４がセットされると、モ
ードレジスタ１４のデータ出力によりタイマーカウンタ
１１のオーバーフロー信号ＯＶＦを外部出力端子ＷＤＴ
Ｏに出力することでプログラムまたはシステムの異常を
外部に出力する構成になっている。
【００１４】次に、外部入力端子Ｉｎの値とウォッチド
ッグ・タイマの動作の関係を説明する。まず外部入力端
子Ｉｎにロウレベル“０”を付加した場合、外部入力端
子Ｉｎがロウレベル“０”であるので、システムリセッ
ト信号ＲＥＳＥＴに対しＡＮＤ論理ゲート１８側が有効
になり、ＡＮＤ論理ゲート１６側が無効になる。従っ
て、システム立上げ時、システムリセット信号ＲＥＳＥ
Ｔによりモードレジスタ１４はロウレベル“０”にリセ
ットされる。タイマーカウンタ１１は内部クロックφに
よりカウントアップするが、モードレジスタ１４がリセ
ットされモードレジスタ１４のデータ出力がロウレベル
“０”であるため、タイマーカウンタ１１がオーバーフ
ローしてオーバーフロー信号ＯＶＦを出力しても、外部
端子ＷＤＴＯに対しオーバーフロー信号ＯＶＦが出力さ
れず、外部出力端子ＯＶＦはロウレベル“０”出力され
たままである。
ッグ・タイマの動作の関係を説明する。まず外部入力端
子Ｉｎにロウレベル“０”を付加した場合、外部入力端
子Ｉｎがロウレベル“０”であるので、システムリセッ
ト信号ＲＥＳＥＴに対しＡＮＤ論理ゲート１８側が有効
になり、ＡＮＤ論理ゲート１６側が無効になる。従っ
て、システム立上げ時、システムリセット信号ＲＥＳＥ
Ｔによりモードレジスタ１４はロウレベル“０”にリセ
ットされる。タイマーカウンタ１１は内部クロックφに
よりカウントアップするが、モードレジスタ１４がリセ
ットされモードレジスタ１４のデータ出力がロウレベル
“０”であるため、タイマーカウンタ１１がオーバーフ
ローしてオーバーフロー信号ＯＶＦを出力しても、外部
端子ＷＤＴＯに対しオーバーフロー信号ＯＶＦが出力さ
れず、外部出力端子ＯＶＦはロウレベル“０”出力され
たままである。
【００１５】次に、ユーザーがウォッチドッグ・タイマ
の動作を開始するためにプログラムにより動作セット信
号ＲＵＮをアクティブ“１”出力すると、モードレジス
タ１４がセットされるとともにタイマーカウンタ１１を
クリアしカウントを開始する。モードレジスタ１４がセ
ットされると、モードレジスタ１４のデータ出力がハイ
レベル“１”に変化し、外部出力端子ＷＤＴＯに対しタ
イマーカウンタ１１のオーバーフロー信号ＯＶＦを出力
することとなり、プログラムの暴走やデッドロックによ
りタイマーカウンタ１１がオーバーフロー信号ＯＶＦに
ハイレベル“１”を出力し異常を検出した場合には、外
部出力端子ＷＤＴＯにハイレベル“１”が出力される。
の動作を開始するためにプログラムにより動作セット信
号ＲＵＮをアクティブ“１”出力すると、モードレジス
タ１４がセットされるとともにタイマーカウンタ１１を
クリアしカウントを開始する。モードレジスタ１４がセ
ットされると、モードレジスタ１４のデータ出力がハイ
レベル“１”に変化し、外部出力端子ＷＤＴＯに対しタ
イマーカウンタ１１のオーバーフロー信号ＯＶＦを出力
することとなり、プログラムの暴走やデッドロックによ
りタイマーカウンタ１１がオーバーフロー信号ＯＶＦに
ハイレベル“１”を出力し異常を検出した場合には、外
部出力端子ＷＤＴＯにハイレベル“１”が出力される。
【００１６】つまり、外部入力端子Ｉｎにロウレベル
“０”が印加された場合はプログラムによりモードレジ
スタ１４に対しウォッチドッグ・タイマの動作を指定し
てはじめてウォッチドッグ・タイマは動作を開始する。
“０”が印加された場合はプログラムによりモードレジ
スタ１４に対しウォッチドッグ・タイマの動作を指定し
てはじめてウォッチドッグ・タイマは動作を開始する。
【００１７】次に、外部入力端子Ｉｎにハイレベル
“１”を印加した場合、外部入力端子Ｉｎがハイレベル
“１”であるので、システムリセット信号ＲＥＳＥＴに
対しＡＮＤ論理ゲート１６側が有効になり、ＡＮＤ論理
ゲート１８側が無効になる。従って、システム立上げ
時、システムリセット信号ＲＥＳＥＴによりモードレジ
スタ１４はハイレベル“１”にセットされる。モードレ
ジスタ１４がセットされた、モードレジスタ１４のデー
タ出力がハイレベル“１”を出力しているため、タイマ
ーカウンタ１１が内部クロックφによりカウントアップ
し、オーバーフローしてオーバーフロー信号ＯＶＦを出
力すると、外部出力端子ＷＤＴＯにハイレベル“１”を
出力する。
“１”を印加した場合、外部入力端子Ｉｎがハイレベル
“１”であるので、システムリセット信号ＲＥＳＥＴに
対しＡＮＤ論理ゲート１６側が有効になり、ＡＮＤ論理
ゲート１８側が無効になる。従って、システム立上げ
時、システムリセット信号ＲＥＳＥＴによりモードレジ
スタ１４はハイレベル“１”にセットされる。モードレ
ジスタ１４がセットされた、モードレジスタ１４のデー
タ出力がハイレベル“１”を出力しているため、タイマ
ーカウンタ１１が内部クロックφによりカウントアップ
し、オーバーフローしてオーバーフロー信号ＯＶＦを出
力すると、外部出力端子ＷＤＴＯにハイレベル“１”を
出力する。
【００１８】つまり、入力端子Ｉｎにハイレベル“１”
が印加された場合はシステム立上げ時よりウォッチドッ
グ・タイマの動作を指定した状態となっており、プログ
ラムの指定にかかわりなくウォッチドッグ・タイマは常
時動作する。
が印加された場合はシステム立上げ時よりウォッチドッ
グ・タイマの動作を指定した状態となっており、プログ
ラムの指定にかかわりなくウォッチドッグ・タイマは常
時動作する。
【００１９】図２は本発明の第２の実施例の概略ブロッ
ク図である。本実施例によるウォッチドッグ・タイマ
は、タイマーカウンタ１１、クロック信号φ、クリア信
号ＣＬＲ、動作セット信号ＲＵＮ、システムリセット信
号ＲＥＳＥＴ、ＯＲ論理ゲート１２，１５、ＡＮＤ論理
ゲート１３，１８、反転論理ゲート１７、モードレジス
タ１４、外部出力端子ＷＤＴＯ、外部入力端子Ｉｎで構
成される。第１の実施例で示したウォッチドッグ・タイ
マと同等な部分の説明は省略する。
ク図である。本実施例によるウォッチドッグ・タイマ
は、タイマーカウンタ１１、クロック信号φ、クリア信
号ＣＬＲ、動作セット信号ＲＵＮ、システムリセット信
号ＲＥＳＥＴ、ＯＲ論理ゲート１２，１５、ＡＮＤ論理
ゲート１３，１８、反転論理ゲート１７、モードレジス
タ１４、外部出力端子ＷＤＴＯ、外部入力端子Ｉｎで構
成される。第１の実施例で示したウォッチドッグ・タイ
マと同等な部分の説明は省略する。
【００２０】モードレジスタ１４はシステムリセット信
号ＲＥＳＥＴによりリセットされ、動作セット信号ＲＵ
Ｎまたは外部入力端子Ｉｎのハイレベル“１”入力によ
りセットされ、モードレジスタ１４がセットされるとタ
イマーカウンタ１１のオーバーフロー信号ＯＶＦを外部
出力端子ＷＤＴＯに出力することでプログラムまたはシ
ステムの異常を外部に出力する構成になっている。
号ＲＥＳＥＴによりリセットされ、動作セット信号ＲＵ
Ｎまたは外部入力端子Ｉｎのハイレベル“１”入力によ
りセットされ、モードレジスタ１４がセットされるとタ
イマーカウンタ１１のオーバーフロー信号ＯＶＦを外部
出力端子ＷＤＴＯに出力することでプログラムまたはシ
ステムの異常を外部に出力する構成になっている。
【００２１】本実施例では、システム立上げ後プログラ
ムにより動作セット信号ＲＵＮを出力するか、任意のタ
イミングで外部入力端子Ｉｎよりハイレベル“１”を入
力することにより、モードレジスタ１４をセット状態に
することが可能である。つまり、システム立上げ後ウォ
ッチドッグ・タイマを動作させたい時に、任意のタイミ
ングで外部入力端子よりハイレベル“１”を入力するこ
とにより、ウォッチドッグ・タイマが動作を開始する構
成となっており外部入力端子Ｉｎをシステム立上げ時に
ハイレベル“１”入力することでウォッチドッグ・タイ
マの動作を常時指定することが可能である。
ムにより動作セット信号ＲＵＮを出力するか、任意のタ
イミングで外部入力端子Ｉｎよりハイレベル“１”を入
力することにより、モードレジスタ１４をセット状態に
することが可能である。つまり、システム立上げ後ウォ
ッチドッグ・タイマを動作させたい時に、任意のタイミ
ングで外部入力端子よりハイレベル“１”を入力するこ
とにより、ウォッチドッグ・タイマが動作を開始する構
成となっており外部入力端子Ｉｎをシステム立上げ時に
ハイレベル“１”入力することでウォッチドッグ・タイ
マの動作を常時指定することが可能である。
【００２２】
【発明の効果】以上説明した様に本発明のウォッチドッ
グ・タイマは、プログラムの指定によりウォッチドッグ
・タイマを動作させる手段と、電源投入あるいはシステ
ムリセット時より動作させる手段を有し、マイクロコン
ピュータの暴走やシステムの異常等を常時検出すること
ができるという効果を有する。
グ・タイマは、プログラムの指定によりウォッチドッグ
・タイマを動作させる手段と、電源投入あるいはシステ
ムリセット時より動作させる手段を有し、マイクロコン
ピュータの暴走やシステムの異常等を常時検出すること
ができるという効果を有する。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示す概略ブロック図である。
【符号の説明】 １１ タイマーカウンタ φ クロック信号 ＣＬＲ ウォッチドッグ・タイマクリア信号 ＲＵＮ ウォッチドッグ・タイマ動作セット信号 ＲＥＳＥＴ システムリセット信号 １２，１５，１９ ＯＲ論理ゲート １３，１６，１８ ＡＮＤ論理ゲート １７ 反転論理ゲート １４ ウォッチドッグ・タイマ動作モードレジスタ ＷＤＴＯ 外部出力端子 Ｉｎ 外部入力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 周期信号を計数し第１の入力信号により
クリアされるカウンタと、セット・リセット可能なフリ
ップフロップ回路の出力信号と前記カウンタのオーバー
フロー信号とを入力する論理回路と、外部からの制御信
号入力によって書込み状態及び非書込み状態が選択設定
されるプログラム素子と、このプログラム素子の書込み
状態／非書込み状態に応じて電源投入時あるいはシステ
ムリセット時における前記フリップフロップ回路の出力
状態を所定の状態に初期化する制御回路とを具備するこ
とを特徴とするウォッチドッグ・タイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186747A JP2830522B2 (ja) | 1991-07-26 | 1991-07-26 | ウォッチドッグ・タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186747A JP2830522B2 (ja) | 1991-07-26 | 1991-07-26 | ウォッチドッグ・タイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535539A true JPH0535539A (ja) | 1993-02-12 |
| JP2830522B2 JP2830522B2 (ja) | 1998-12-02 |
Family
ID=16193940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186747A Expired - Lifetime JP2830522B2 (ja) | 1991-07-26 | 1991-07-26 | ウォッチドッグ・タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830522B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112821890A (zh) * | 2021-02-23 | 2021-05-18 | 广州致远微电子有限公司 | 一种看门狗集成电路及供电系统 |
-
1991
- 1991-07-26 JP JP3186747A patent/JP2830522B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112821890A (zh) * | 2021-02-23 | 2021-05-18 | 广州致远微电子有限公司 | 一种看门狗集成电路及供电系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830522B2 (ja) | 1998-12-02 |
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