JPH0535608A - 制御記憶検査訂正回路 - Google Patents
制御記憶検査訂正回路Info
- Publication number
- JPH0535608A JPH0535608A JP3211595A JP21159591A JPH0535608A JP H0535608 A JPH0535608 A JP H0535608A JP 3211595 A JP3211595 A JP 3211595A JP 21159591 A JP21159591 A JP 21159591A JP H0535608 A JPH0535608 A JP H0535608A
- Authority
- JP
- Japan
- Prior art keywords
- error
- processor
- microprogram
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 claims abstract description 40
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000007689 inspection Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 プロセッサの待機動作中に制御記憶内のマイ
クロプログラムパターンのＥＣＣチェック及びエラー修
正を行い、プロセッサがマイクロプログラムのパターン
の訂正処理で動作が中断されてプロセッサの処理速度が
低下することを防ぐ。 【構成】 プロセッサ１と、ＥＣＣ付きマイクロプログ
ラムを保持する制御記憶２と、ＥＣＣのエラー検出及び
訂正を行うエラー検出訂正回路４と、エラーの検出及び
訂正を行う制御記憶のアドレスを保持するアドレスレジ
スタ６と、プロセッサ１の待機動作中を検出する待機動
作検出回路３と、プロセッサの待機動作中に、エラー検
出訂正回路４がエラー訂正したマイクロプログラムの制
御記憶への書き込み及びアドレスレジスタ６の更新を行
うエラー訂正制御回路５で構成される。
クロプログラムパターンのＥＣＣチェック及びエラー修
正を行い、プロセッサがマイクロプログラムのパターン
の訂正処理で動作が中断されてプロセッサの処理速度が
低下することを防ぐ。 【構成】 プロセッサ１と、ＥＣＣ付きマイクロプログ
ラムを保持する制御記憶２と、ＥＣＣのエラー検出及び
訂正を行うエラー検出訂正回路４と、エラーの検出及び
訂正を行う制御記憶のアドレスを保持するアドレスレジ
スタ６と、プロセッサ１の待機動作中を検出する待機動
作検出回路３と、プロセッサの待機動作中に、エラー検
出訂正回路４がエラー訂正したマイクロプログラムの制
御記憶への書き込み及びアドレスレジスタ６の更新を行
うエラー訂正制御回路５で構成される。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の制御記憶
内のマイクロプログラムの検査訂正回路に関する。
内のマイクロプログラムの検査訂正回路に関する。
【０００２】
【従来の技術】従来マイクロプログラムの正当性チェッ
クは、マイクロプログラムを制御記憶から読みだした際
にマイクロプログラムのエラー訂正可能コード（以下、
ＥＣＣという）等をチェックし、エラーを検出した場合
には、プロセッサのマイクロプログラムの実行を一時停
止させてエラーを訂正した後に、プロセッサの動作を再
開させる方法を取っていた。
クは、マイクロプログラムを制御記憶から読みだした際
にマイクロプログラムのエラー訂正可能コード（以下、
ＥＣＣという）等をチェックし、エラーを検出した場合
には、プロセッサのマイクロプログラムの実行を一時停
止させてエラーを訂正した後に、プロセッサの動作を再
開させる方法を取っていた。
【０００３】
【発明が解決しようとする課題】従来の方法では、マイ
クロプログラムの実行の際に制御記憶から読みだしたマ
イクロプログラムのパターンにエラーがあった場合に、
プロセッサのマイクロプログラムの実行が中断されるた
めに、プロセッサの処理速度が低下することがあった。
クロプログラムの実行の際に制御記憶から読みだしたマ
イクロプログラムのパターンにエラーがあった場合に、
プロセッサのマイクロプログラムの実行が中断されるた
めに、プロセッサの処理速度が低下することがあった。
【０００４】本発明の目的は、前記課題を解決した制御
記憶検査訂正回路を提供することにある。
記憶検査訂正回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る制御記憶検査訂正回路においては、マ
イクロプログラムを実行するプロセッサと、エラー訂正
可能コード付きのマイクロプログラムを保持する制御記
憶とを持つ情報処理装置であって、エラー訂正可能コー
ド付きマイクロプログラムのパターンのエラーの検出及
び訂正を行うエラー検出訂正回路と、前記エラー検出訂
正回路によりエラーの検出及び訂正を行う制御記憶のア
ドレスを保持するアドレスレジスタと、前記プロセッサ
が実行中のマイクロプログラムのアドレスを監視しプロ
セッサが待機動作中であることを検出する待機動作検出
回路と、前記待機動作検出回路が前記プロセッサが待機
動作中であることを検出したときに、前記エラー検出訂
正回路により訂正されたマイクロプログラムの制御記憶
への書き込み及び前記アドレスレジスタの更新を行うエ
ラー訂正制御回路とを有するものである。
め、本発明に係る制御記憶検査訂正回路においては、マ
イクロプログラムを実行するプロセッサと、エラー訂正
可能コード付きのマイクロプログラムを保持する制御記
憶とを持つ情報処理装置であって、エラー訂正可能コー
ド付きマイクロプログラムのパターンのエラーの検出及
び訂正を行うエラー検出訂正回路と、前記エラー検出訂
正回路によりエラーの検出及び訂正を行う制御記憶のア
ドレスを保持するアドレスレジスタと、前記プロセッサ
が実行中のマイクロプログラムのアドレスを監視しプロ
セッサが待機動作中であることを検出する待機動作検出
回路と、前記待機動作検出回路が前記プロセッサが待機
動作中であることを検出したときに、前記エラー検出訂
正回路により訂正されたマイクロプログラムの制御記憶
への書き込み及び前記アドレスレジスタの更新を行うエ
ラー訂正制御回路とを有するものである。
【０００６】
【作用】本発明では、プロセッサが待機動作中でいると
きに制御記憶内のマイクロプログラムパターンのＥＣＣ
チェック及びエラー修正を行うようにしたものである。
きに制御記憶内のマイクロプログラムパターンのＥＣＣ
チェック及びエラー修正を行うようにしたものである。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は、本発明に係る制御記憶検査訂正回
路の一実施例を示すブロック図である。
路の一実施例を示すブロック図である。
【０００９】図１において、本実施例の制御記憶検査訂
正回路は、プロセッサ１、制御記憶２、待機動作検出回
路３、エラー検出訂正回路４、エラー訂正制御回路５、
アドレスレジスタ６、加算器７、アドレスセレクタ８か
ら構成されている。
正回路は、プロセッサ１、制御記憶２、待機動作検出回
路３、エラー検出訂正回路４、エラー訂正制御回路５、
アドレスレジスタ６、加算器７、アドレスセレクタ８か
ら構成されている。
【００１０】プロセッサ１は、マイクロプログラムアド
レス１０を出力し、制御記憶２より出力されるマイクロ
プログラムパターン９を取り込み、情報処理動作を行
う。また、プロセッサ停止信号１６が“１”の間は動作
を停止する。
レス１０を出力し、制御記憶２より出力されるマイクロ
プログラムパターン９を取り込み、情報処理動作を行
う。また、プロセッサ停止信号１６が“１”の間は動作
を停止する。
【００１１】制御記憶２は、アドレスセレクタ８より出
力された制御記憶アドレス１１で示されるアドレスに記
憶されているマイクロプログラムのパターンをマイクロ
プログラムパターン９に出力する。また、制御記憶書き
込み許可１８が“１”の時は制御記憶書き込みデータ１
２を制御記憶アドレス１１で示されるアドレスに記憶さ
せる。
力された制御記憶アドレス１１で示されるアドレスに記
憶されているマイクロプログラムのパターンをマイクロ
プログラムパターン９に出力する。また、制御記憶書き
込み許可１８が“１”の時は制御記憶書き込みデータ１
２を制御記憶アドレス１１で示されるアドレスに記憶さ
せる。
【００１２】待機動作検出回路３は、マイクロプログラ
ムアドレス１０を監視しプロセッサ１が待機動作中であ
る場合は待機動作信号２０に“１”を出力する。通常は
“０”を出力する。
ムアドレス１０を監視しプロセッサ１が待機動作中であ
る場合は待機動作信号２０に“１”を出力する。通常は
“０”を出力する。
【００１３】エラー検出訂正回路４は、マイクロプログ
ラムパターン９に出力されたＥＣＣ付きマイクロプログ
ラムのパターンのエラーの検出を行う。ここでエラーを
検出した場合はエラー検出信号１３を“１”にする。エ
ラーが検出されなかった場合は“０”にする。
ラムパターン９に出力されたＥＣＣ付きマイクロプログ
ラムのパターンのエラーの検出を行う。ここでエラーを
検出した場合はエラー検出信号１３を“１”にする。エ
ラーが検出されなかった場合は“０”にする。
【００１４】また常時マイクロプログラムパターンのエ
ラーの訂正を行い、エラーの訂正を行ったマイクロプロ
グラムパターンを制御記憶書き込みデータ１２に出力す
る。
ラーの訂正を行い、エラーの訂正を行ったマイクロプロ
グラムパターンを制御記憶書き込みデータ１２に出力す
る。
【００１５】エラー訂正制御回路５は待機動作信号２０
が“１”の場合にプロセッサ停止信号１６を“１”に
し、プロセッサ１のマイクロプログラムの実行を停止さ
せる。また、アドレス切り替え信号１７を“１”とし、
制御記憶アドレス１１にＥＣＣ検査アドレス１５を出力
する。
が“１”の場合にプロセッサ停止信号１６を“１”に
し、プロセッサ１のマイクロプログラムの実行を停止さ
せる。また、アドレス切り替え信号１７を“１”とし、
制御記憶アドレス１１にＥＣＣ検査アドレス１５を出力
する。
【００１６】ここでエラー検出信号１３が“１”の場合
に制御記憶書き込み許可１８を“１”として制御記憶書
き込みデータ１２を制御記憶２に書き込む。エラー検出
信号１３が“０”の場合は制御記憶書き込み許可１８は
“０”とする。この後アドレスレジスタ書き込み許可１
９を“１”としてアドレスレジスタ６にアドレスレジス
タ入力信号１４を書き込む。
に制御記憶書き込み許可１８を“１”として制御記憶書
き込みデータ１２を制御記憶２に書き込む。エラー検出
信号１３が“０”の場合は制御記憶書き込み許可１８は
“０”とする。この後アドレスレジスタ書き込み許可１
９を“１”としてアドレスレジスタ６にアドレスレジス
タ入力信号１４を書き込む。
【００１７】アドレスレジスタ６は、ＥＣＣ検査アドレ
ス１５を出力し、アドレスレジスタ書き込み許可１９が
“１”の場合アドレスレジスタ入力信号１４が書き込ま
れる。
ス１５を出力し、アドレスレジスタ書き込み許可１９が
“１”の場合アドレスレジスタ入力信号１４が書き込ま
れる。
【００１８】加算器７は、ＥＣＣ検査アドレス１５と
“１”とを加算してアドレスレジスタ入力信号１４に出
力する。
“１”とを加算してアドレスレジスタ入力信号１４に出
力する。
【００１９】アドレスセレクタ８は、アドレス切り替え
信号１７の値により、制御記憶アドレス１１に出力する
信号を切り替える。アドレス切り替え信号１７が“０”
の時にマイクロプログラムアドレス１０を選択し、
“１”の時にＥＣＣ検査アドレス１５を選択する。
信号１７の値により、制御記憶アドレス１１に出力する
信号を切り替える。アドレス切り替え信号１７が“０”
の時にマイクロプログラムアドレス１０を選択し、
“１”の時にＥＣＣ検査アドレス１５を選択する。
【００２０】プロセッサ１が通常の動作を行った場合、
待機動作検出回路３は待機動作信号２０に“０”を出力
している。これによりエラー訂正制御回路５はプロセッ
サ停止信号１６、アドレス切り替え信号１７、制御記憶
書き込み許可１８を“０”にする。
待機動作検出回路３は待機動作信号２０に“０”を出力
している。これによりエラー訂正制御回路５はプロセッ
サ停止信号１６、アドレス切り替え信号１７、制御記憶
書き込み許可１８を“０”にする。
【００２１】ここでプロセッサが待機動作に入った場
合、待機動作検出回路３の出力する待機動作信号２０が
“１”になると、エラー訂正制御回路５はプロセッサ停
止信号１６、アドレス切り替え信号１７を“１”とす
る。
合、待機動作検出回路３の出力する待機動作信号２０が
“１”になると、エラー訂正制御回路５はプロセッサ停
止信号１６、アドレス切り替え信号１７を“１”とす
る。
【００２２】これによりアドレスジスタ６の出力するＥ
ＣＣ検査アドレス１５がアドレスセレクタ８により選択
され、制御記憶アドレス１１に出力される。
ＣＣ検査アドレス１５がアドレスセレクタ８により選択
され、制御記憶アドレス１１に出力される。
【００２３】制御記憶２から制御記憶アドレス１１で示
されたアドレスのマイクロプログラムのパターンが出力
されるとエラー検出訂正回路４でＥＣＣのチェックが行
われる。
されたアドレスのマイクロプログラムのパターンが出力
されるとエラー検出訂正回路４でＥＣＣのチェックが行
われる。
【００２４】エラー検出訂正回路４でマイクロプログラ
ムのパターンにエラーが検出された場合、エラー検出信
号１３に“１”が出力される。エラー検出訂正回路４は
マイクロプログラムパターン９に出力されたマイクロプ
ログラムのパターンのエラーを訂正して、制御記憶書き
込みデータ１２に出力する。
ムのパターンにエラーが検出された場合、エラー検出信
号１３に“１”が出力される。エラー検出訂正回路４は
マイクロプログラムパターン９に出力されたマイクロプ
ログラムのパターンのエラーを訂正して、制御記憶書き
込みデータ１２に出力する。
【００２５】エラー訂正制御回路５は制御記憶書き込み
許可１８を“１”として制御記憶書き込みデータ１２を
制御記憶２の制御記憶アドレス１１で示されるアドレス
に記憶させる。
許可１８を“１”として制御記憶書き込みデータ１２を
制御記憶２の制御記憶アドレス１１で示されるアドレス
に記憶させる。
【００２６】マイクロプログラムのパターンにエラーが
検出されなかった場合にはエラー検出信号１３に“０”
が出力され、エラー訂正制御回路５は制御記憶書き込み
許可１８に“０”を出力する。
検出されなかった場合にはエラー検出信号１３に“０”
が出力され、エラー訂正制御回路５は制御記憶書き込み
許可１８に“０”を出力する。
【００２７】エラーの検出及び訂正が終了した後、エラ
ー訂正制御回路５はアドレスレジスタ書き込み許可１９
を“１”としてアドレスレジスタ６の値を１増加させ
る。この後エラー訂正制御回路５はプロセッサ停止信号
１６、アドレス切り替え信号１７、アドレス書き込み許
可１９を“０”にする。
ー訂正制御回路５はアドレスレジスタ書き込み許可１９
を“１”としてアドレスレジスタ６の値を１増加させ
る。この後エラー訂正制御回路５はプロセッサ停止信号
１６、アドレス切り替え信号１７、アドレス書き込み許
可１９を“０”にする。
【００２８】これによりプロセッサ１はマイクロプログ
ラムの実行を再開する。以後プロセッサ１が待機動作に
入るごとに上記の動作が繰り返されて、制御記憶２の保
持しているマイクロプログラムのパターンのエラーの検
出及び訂正が行われる。
ラムの実行を再開する。以後プロセッサ１が待機動作に
入るごとに上記の動作が繰り返されて、制御記憶２の保
持しているマイクロプログラムのパターンのエラーの検
出及び訂正が行われる。
【００２９】
【発明の効果】以上説明したように本発明は、プロセッ
サが待機動作中でいるときに制御記憶内のマイクロプロ
グラムパターンのＥＣＣチェック及びエラー修正を行う
ことで、実際にプロセッサがマイクロプログラムを制御
記憶から読みだしたときにマイクロプログラムパターン
がＥＣＣエラーを起こす確率を低くすることができる。
サが待機動作中でいるときに制御記憶内のマイクロプロ
グラムパターンのＥＣＣチェック及びエラー修正を行う
ことで、実際にプロセッサがマイクロプログラムを制御
記憶から読みだしたときにマイクロプログラムパターン
がＥＣＣエラーを起こす確率を低くすることができる。
【００３０】これによりプロセッサがマイクロプログラ
ムのパターンの訂正修正で動作が中断されてプロセッサ
の処理速度が低下することを防止できる。
ムのパターンの訂正修正で動作が中断されてプロセッサ
の処理速度が低下することを防止できる。
【図１】本発明の一実施例に係る制御記憶検査訂正回路
を示すブロック図である。
を示すブロック図である。
１ プロセッサ ２ 制御記憶 ３ 待機動作検出回路 ４ エラー検出訂正回路 ５ エラー訂正制御回路 ６ アドレスレジスタ ７ 加算器 ８ アドレスセレクタ ９ マイクロプログラムパターン １０ マイクロプログラムアドレス １１ 制御記憶アドレス １２ 制御記憶書き込みデータ １３ エラー検出信号 １４ アドレスレジスタ入力信号 １５ ＥＣＣ検査アドレス １６ プロセッサ停止信号 １７ アドレス切り替え信号 １８ 制御記憶書き込み許可 １９ アドレスレジスタ書き込み許可 ２０ 待機動作信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 マイクロプログラムを実行するプロセッ
サと、エラー訂正可能コード付きのマイクロプログラム
を保持する制御記憶とを持つ情報処理装置であって、 エラー訂正可能コード付きマイクロプログラムのパター
ンのエラーの検出及び訂正を行うエラー検出訂正回路
と、 前記エラー検出訂正回路によりエラーの検出及び訂正を
行う制御記憶のアドレスを保持するアドレスレジスタ
と、 前記プロセッサが実行中のマイクロプログラムのアドレ
スを監視しプロセッサが待機動作中であることを検出す
る待機動作検出回路と、 前記待機動作検出回路が前記プロセッサが待機動作中で
あることを検出したときに、前記エラー検出訂正回路に
より訂正されたマイクロプログラムの制御記憶への書き
込み及び前記アドレスレジスタの更新を行うエラー訂正
制御回路とを有することを特徴とする制御記憶検査訂正
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211595A JPH0535608A (ja) | 1991-07-29 | 1991-07-29 | 制御記憶検査訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211595A JPH0535608A (ja) | 1991-07-29 | 1991-07-29 | 制御記憶検査訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535608A true JPH0535608A (ja) | 1993-02-12 |
Family
ID=16608369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211595A Pending JPH0535608A (ja) | 1991-07-29 | 1991-07-29 | 制御記憶検査訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7876173B2 (en) | 2008-06-30 | 2011-01-25 | Advantest Corporation | Signal output device, signal output control method, program and recording medium |
-
1991
- 1991-07-29 JP JP3211595A patent/JPH0535608A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7876173B2 (en) | 2008-06-30 | 2011-01-25 | Advantest Corporation | Signal output device, signal output control method, program and recording medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR840006091A (ko) | 마이크로 프로그램 제어장치의 에러로부터 회복하는 방법 | |
| JPH0535608A (ja) | 制御記憶検査訂正回路 | |
| JPH064412A (ja) | ローカルメモリ検査訂正回路 | |
| JP2751822B2 (ja) | Ｆｉｆｏメモリ装置のメモリ制御方法 | |
| JPH04115340A (ja) | 二重化記憶回路 | |
| JP2818659B2 (ja) | 誤り訂正方式 | |
| JPH04255032A (ja) | 制御記憶装置のエラー訂正方式 | |
| JPS6261974B2 (ja) | ||
| JPH05210597A (ja) | 記憶装置のパトロール回路 | |
| JPH0667989A (ja) | 記憶装置のパトロール回路 | |
| JP2001005689A (ja) | トレース採取回路 | |
| JPH04115339A (ja) | メモリエラー処理システム | |
| JPH0481953A (ja) | メモリ装置 | |
| JPH0368035A (ja) | 情報処理装置 | |
| JP2601038B2 (ja) | マイクロプログラムのエラー検出・訂正装置 | |
| JP2606431B2 (ja) | 制御メモリの障害回復方式 | |
| JPH0327433A (ja) | 電子ディスク装置 | |
| JPH0520215A (ja) | 情報処理装置 | |
| JPH0365743A (ja) | 主記憶装置の故障発見方法 | |
| JPH0434632A (ja) | メモリシステム | |
| JPH05173899A (ja) | 情報処理装置 | |
| JPS6356751A (ja) | メモリパトロ−ル制御方式 | |
| JPH1078891A (ja) | ソフトウェアプログラム評価装置 | |
| JPH06149602A (ja) | 演算処理装置 | |
| JPS63101947A (ja) | エラ−処理方式 |