JPH0535610B2 - - Google Patents
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- JPH0535610B2 JPH0535610B2 JP59078963A JP7896384A JPH0535610B2 JP H0535610 B2 JPH0535610 B2 JP H0535610B2 JP 59078963 A JP59078963 A JP 59078963A JP 7896384 A JP7896384 A JP 7896384A JP H0535610 B2 JPH0535610 B2 JP H0535610B2
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- Japan
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- logic
- input
- signal
- gate
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000005668 Josephson effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はジヨセフソン効果を用いたタイミン
グ・パルス発生回路、より詳しくは否定回路に用
いられるタイミング・パルス発生回路に関する。
グ・パルス発生回路、より詳しくは否定回路に用
いられるタイミング・パルス発生回路に関する。
（従来技術とその問題点）
ジヨセフソン効果を用いたゲート回路は通常ラ
チツング動作で使用される。即ち入力電流の印加
により一度電圧状態（論理“１”に対応する）に
移動したゲート回路は、入力電流を消去しても零
電圧状態（論理“０”に対応する）にもどらな
い。
チツング動作で使用される。即ち入力電流の印加
により一度電圧状態（論理“１”に対応する）に
移動したゲート回路は、入力電流を消去しても零
電圧状態（論理“０”に対応する）にもどらな
い。
従つてゲート回路を零電圧状態にもどすにはゲ
ート電流を着る必要がある。このためジヨセフソ
ンゲート回路により否定回路を構成するためには
タイミング・パルスを用いる必要がある。第１図
はタイミング・パルスを用いたジヨセフソン否定
回路の従来例を示した図である。
ート電流を着る必要がある。このためジヨセフソ
ンゲート回路により否定回路を構成するためには
タイミング・パルスを用いる必要がある。第１図
はタイミング・パルスを用いたジヨセフソン否定
回路の従来例を示した図である。
図において１０，１１は量子干渉型論理ゲート
回路、１２は電流注入型論理ゲート回路、１３，
１４はゲート電流供筋線、１５，１６はそれぞれ
入力信号Ａ，Ｂに対応した入力線、１７はタイミ
ング信号Ｔの流れる入力線、１８，１９は抵抗
体、２０は出力線である。該否定回路の動作は以
下の如くである。ゲート電流Igがゲート回路１
０，１１に流れている状態で入力信号ＡまたはＢ
が入力されるとゲート回路１０が電圧状態にスイ
ツチし、ゲート電流Igは抵抗１６に流れ込む。し
かる後タイミング信号Ｔが入力されても、ゲート
回路１１にはゲート電流Igが流れていないので、
ゲート回路１１、さらにはゲート回路１２はスイ
ツチしない。一方入力信号Ａ，Ｂが入力されない
場合は、タイミング信号Ｔの印加により、ゲート
回路１１、続いてゲート回路１２がスイツチし、
出力線２０に出力信号が現われる。なお前記ゲー
ト回路１２は電流増幅のために用いられる。
回路、１２は電流注入型論理ゲート回路、１３，
１４はゲート電流供筋線、１５，１６はそれぞれ
入力信号Ａ，Ｂに対応した入力線、１７はタイミ
ング信号Ｔの流れる入力線、１８，１９は抵抗
体、２０は出力線である。該否定回路の動作は以
下の如くである。ゲート電流Igがゲート回路１
０，１１に流れている状態で入力信号ＡまたはＢ
が入力されるとゲート回路１０が電圧状態にスイ
ツチし、ゲート電流Igは抵抗１６に流れ込む。し
かる後タイミング信号Ｔが入力されても、ゲート
回路１１にはゲート電流Igが流れていないので、
ゲート回路１１、さらにはゲート回路１２はスイ
ツチしない。一方入力信号Ａ，Ｂが入力されない
場合は、タイミング信号Ｔの印加により、ゲート
回路１１、続いてゲート回路１２がスイツチし、
出力線２０に出力信号が現われる。なお前記ゲー
ト回路１２は電流増幅のために用いられる。
上記の説明から、該否定回路により入力信号
ABの論理話の否定信号＋が得られることが
わかる。該回路においてはタイミング信号Ｔは入
力信号Ａ，Ｂよりも後に入力する必要がある。即
ちタイミング信号Ｔが先に入力されると、ゲート
回路１１，１２がスイツチし、出力線１７に出力
信号が現われ、その後に入力信号Ａ，Ｂが入力さ
れても、ゲート回路１１，１２がラツチング動作
のため零電圧状態に復帰せず、出力信号は現われ
たままとなる。否定回路におけるタイミング信号
の必要性はジヨセフソン路理回路の高速動作を著
しく制限する。即ち、高速で動作する論理ゲート
において、必要な時刻にタイミング・パルスを発
することが難しいだけでなく、正常な否定回路の
動作を確保するにはタイミング信号を発する時刻
に時間的マージンを与え、確実入力信号Ａ，Ｂが
入力されてからタイミング信号が入力されるよう
にする必要がある。このため、ジヨセフソン論理
回路においてはあらかじめ、論理動作を行なう前
にラツチ回路より真の入力信号のみならず補の入
力信号も出力させ、論理回路においては否定回路
を用いずに所望の論理動作を行なわせしめる方式
が取られる。
ABの論理話の否定信号＋が得られることが
わかる。該回路においてはタイミング信号Ｔは入
力信号Ａ，Ｂよりも後に入力する必要がある。即
ちタイミング信号Ｔが先に入力されると、ゲート
回路１１，１２がスイツチし、出力線１７に出力
信号が現われ、その後に入力信号Ａ，Ｂが入力さ
れても、ゲート回路１１，１２がラツチング動作
のため零電圧状態に復帰せず、出力信号は現われ
たままとなる。否定回路におけるタイミング信号
の必要性はジヨセフソン路理回路の高速動作を著
しく制限する。即ち、高速で動作する論理ゲート
において、必要な時刻にタイミング・パルスを発
することが難しいだけでなく、正常な否定回路の
動作を確保するにはタイミング信号を発する時刻
に時間的マージンを与え、確実入力信号Ａ，Ｂが
入力されてからタイミング信号が入力されるよう
にする必要がある。このため、ジヨセフソン論理
回路においてはあらかじめ、論理動作を行なう前
にラツチ回路より真の入力信号のみならず補の入
力信号も出力させ、論理回路においては否定回路
を用いずに所望の論理動作を行なわせしめる方式
が取られる。
ジヨセフソン論理回路においては、例えば、
IEEE Transaction on Electron Devices Vol.
ED−27 P.1857に記述される如く、入出力分離機
能をもち、和の論理を行なう量子干渉型論理回路
と、入出力分離機能をもたず、積の論理を行なう
電流注入型論理回路が用いられる。あるいは、例
えばApplied Physics Letters Vol.40 p741に記
述される入出力分離機能を有し、和の論理を行な
う電流注入型論理回路、入出力分離機能をもたず
積の論理を行なう電流注入型論理回路が用いられ
る。ともに積の論理を行なう論理回路には入出力
分離を図るため、和の論理を行なう論理回路をあ
わせ用いる必要がある。このため積和型の論理を
実行しようとするゲート回路の数が著しくふえる
欠点がある。第２図はこのようなゲート回路によ
り構成される３入力８出力のテコード回路を示し
たものである。図において２１，２２，２４，２
５，２７，２８は和の論理ゲート回路、２３，２
６，２９は積の論理ゲート回路である。２３のゲ
ートは入力信号Ａ，Ｂの論理積Ａ・Ｂを出力し、
２６のゲートは入力信号ＣとＡ・Ｂの論理積Ａ・
Ｂ・Ｃを出力し、また２９のゲートは入力信号
とＡ・Ｂの論理積Ａ・Ｂ・を出力する。２１か
ら２８までの和の論理ゲート回路はともに積の論
理ゲートの入出力分離を果たすために付加され
る。本例から明らかなように入出力分離用の和の
論理ゲート回路を設ける必要性のため該デコード
回路を構成するゲート数は36ゲートと多くなる。
IEEE Transaction on Electron Devices Vol.
ED−27 P.1857に記述される如く、入出力分離機
能をもち、和の論理を行なう量子干渉型論理回路
と、入出力分離機能をもたず、積の論理を行なう
電流注入型論理回路が用いられる。あるいは、例
えばApplied Physics Letters Vol.40 p741に記
述される入出力分離機能を有し、和の論理を行な
う電流注入型論理回路、入出力分離機能をもたず
積の論理を行なう電流注入型論理回路が用いられ
る。ともに積の論理を行なう論理回路には入出力
分離を図るため、和の論理を行なう論理回路をあ
わせ用いる必要がある。このため積和型の論理を
実行しようとするゲート回路の数が著しくふえる
欠点がある。第２図はこのようなゲート回路によ
り構成される３入力８出力のテコード回路を示し
たものである。図において２１，２２，２４，２
５，２７，２８は和の論理ゲート回路、２３，２
６，２９は積の論理ゲート回路である。２３のゲ
ートは入力信号Ａ，Ｂの論理積Ａ・Ｂを出力し、
２６のゲートは入力信号ＣとＡ・Ｂの論理積Ａ・
Ｂ・Ｃを出力し、また２９のゲートは入力信号
とＡ・Ｂの論理積Ａ・Ｂ・を出力する。２１か
ら２８までの和の論理ゲート回路はともに積の論
理ゲートの入出力分離を果たすために付加され
る。本例から明らかなように入出力分離用の和の
論理ゲート回路を設ける必要性のため該デコード
回路を構成するゲート数は36ゲートと多くなる。
一方、第１図に示したようなタイミング信号を
用いた否定回路を用いると、ゲート数を著しく減
少させることが可能である。第３図はタイミン
グ・パルスによる否定回路を用いたデコード回路
の回路構成を示した図である。図において３０は
３入力信号Ａ，Ｂ，Ｃの論理和を行なう論理回路
でその出力線は抵抗３１を介して接地される。３
２はタイミング信号Ｔを入力とする和の論理回路
で第１図の従来例で説明した如く、出力線３３に
は入力信号Ａ，Ｂ，Ｃの論理和の否定信号Ａ＋Ｂ
＋Ｃ、即ち・・Ｃが現われる。タイミング信
号Ｔは第１図の否定回路従来例で説明した如く、
各々の和の論理ゲートの入力信号Ａ，Ｂ，Ｃ，
Ａ，，の論理状態が確立した後に入力する必
要がある。しかるにジヨセフソン論理ゲートは高
速に動作しているため、タイミング信号を所望の
時刻に発することは容易でない。従つて通常は論
理回路の確実な正常動作を図るため、入力信号
Ａ，Ｂ，Ｃ，，，の入力論理状態が確立す
ると予想される時刻より充分な時間的余裕を与え
た時刻にタイミング信号Ｔを発するようにする。
このため、回路の高速動作が著しくそこなわれる
ことになる。
用いた否定回路を用いると、ゲート数を著しく減
少させることが可能である。第３図はタイミン
グ・パルスによる否定回路を用いたデコード回路
の回路構成を示した図である。図において３０は
３入力信号Ａ，Ｂ，Ｃの論理和を行なう論理回路
でその出力線は抵抗３１を介して接地される。３
２はタイミング信号Ｔを入力とする和の論理回路
で第１図の従来例で説明した如く、出力線３３に
は入力信号Ａ，Ｂ，Ｃの論理和の否定信号Ａ＋Ｂ
＋Ｃ、即ち・・Ｃが現われる。タイミング信
号Ｔは第１図の否定回路従来例で説明した如く、
各々の和の論理ゲートの入力信号Ａ，Ｂ，Ｃ，
Ａ，，の論理状態が確立した後に入力する必
要がある。しかるにジヨセフソン論理ゲートは高
速に動作しているため、タイミング信号を所望の
時刻に発することは容易でない。従つて通常は論
理回路の確実な正常動作を図るため、入力信号
Ａ，Ｂ，Ｃ，，，の入力論理状態が確立す
ると予想される時刻より充分な時間的余裕を与え
た時刻にタイミング信号Ｔを発するようにする。
このため、回路の高速動作が著しくそこなわれる
ことになる。
（発明の目的）
本発明の目的は、かかる否定回路の動作上、所
望の時刻に、自動的にタイミング信号を与えるジ
ヨセフソン効果を用いたタイミング信号発生回路
を提供することにある。
望の時刻に、自動的にタイミング信号を与えるジ
ヨセフソン効果を用いたタイミング信号発生回路
を提供することにある。
（発明の構成）
本発明によればA1からAN（Ｎ≧１）よりなる入
力信号の論理和の否定信号をタイミング信号を用
いて得るジヨセフソン効果を用いた否定回路にお
いて、前記Ｎ個の入力信号それぞれにつき、前記
入力信号A1（ｉ＝１〜Ｎ）とその補信号（ｉ＝
１〜Ｎ）を入力とする和の論理回路Gi（ｉ＝１〜
Ｎ）を設け前記Ｎ個の和の論理回路Gi（ｉ＝１〜
Ｎ）の出力の論理積を得る単一または複数個の積
の論理回路を設け、該積の論理回路の出力をタイ
ミング信号として用いることを特徴とするジヨセ
フソン効果を用いたタイミング信号発生回路が得
られる。
力信号の論理和の否定信号をタイミング信号を用
いて得るジヨセフソン効果を用いた否定回路にお
いて、前記Ｎ個の入力信号それぞれにつき、前記
入力信号A1（ｉ＝１〜Ｎ）とその補信号（ｉ＝
１〜Ｎ）を入力とする和の論理回路Gi（ｉ＝１〜
Ｎ）を設け前記Ｎ個の和の論理回路Gi（ｉ＝１〜
Ｎ）の出力の論理積を得る単一または複数個の積
の論理回路を設け、該積の論理回路の出力をタイ
ミング信号として用いることを特徴とするジヨセ
フソン効果を用いたタイミング信号発生回路が得
られる。
（実施例）
以下本発明を図面を用いて説明していく。第４
図は本発明の一実施例を説明するための図で、４
０，４１，４２，４４は和の論理を行なう論理回
路、４３，４５は積の論理を行なう論理回路であ
る。入力信号Ａおよびの論理状態が確定するの
は入力信号Ａが論理１（即ちＡ＝１、＝０）に
なるか、入力信号が論理１（即ちＡ＝０、＝
０）になるときである。このときは前記論理回路
４０がスイツチする。従つて入力信号Ａ，の論
理状態の確立は論理回路４０が電圧状態にスイツ
チすることで判断できる。同様に入力信号Ｂ，
の論理状態の確立は論理回路４１が、また入力信
号Ｃ，の論理状態の確立は論理回路４２が電圧
状態にスイツチすることで判断できる。続いて入
力信号Ａ，およびＢ，ともに論理状態が確定
したことは前記積の論理回路４３が電圧状態にス
イツチすることで判断される。
図は本発明の一実施例を説明するための図で、４
０，４１，４２，４４は和の論理を行なう論理回
路、４３，４５は積の論理を行なう論理回路であ
る。入力信号Ａおよびの論理状態が確定するの
は入力信号Ａが論理１（即ちＡ＝１、＝０）に
なるか、入力信号が論理１（即ちＡ＝０、＝
０）になるときである。このときは前記論理回路
４０がスイツチする。従つて入力信号Ａ，の論
理状態の確立は論理回路４０が電圧状態にスイツ
チすることで判断できる。同様に入力信号Ｂ，
の論理状態の確立は論理回路４１が、また入力信
号Ｃ，の論理状態の確立は論理回路４２が電圧
状態にスイツチすることで判断できる。続いて入
力信号Ａ，およびＢ，ともに論理状態が確定
したことは前記積の論理回路４３が電圧状態にス
イツチすることで判断される。
なお、積の論理回路４５の前段に付加される和
の論理回路４４は前記論理回路４５の入出力分離
を図るためのものでなくてもよい。
の論理回路４４は前記論理回路４５の入出力分離
を図るためのものでなくてもよい。
（発明の効果）
上記の説明から明らかなように、論理回路４５
がスイツチする時点までに全ての入力信号Ａ，
Ａ，Ｂ，，Ｃ，の入力状態が確立しているの
で、論理回路４５の出力信号は、例えば第３図に
示す否定回路を用いたデコード回路のタイミング
信号Ｔとして使用することが可能である。第４図
に示すタイミング信号発生回路を付加しても、第
３図のデコード回路に使用されるゲート数は22ゲ
ートとなり、第２図に示すデコード回路に使用さ
れるゲート数36ゲートよりも14ゲート少ない。
がスイツチする時点までに全ての入力信号Ａ，
Ａ，Ｂ，，Ｃ，の入力状態が確立しているの
で、論理回路４５の出力信号は、例えば第３図に
示す否定回路を用いたデコード回路のタイミング
信号Ｔとして使用することが可能である。第４図
に示すタイミング信号発生回路を付加しても、第
３図のデコード回路に使用されるゲート数は22ゲ
ートとなり、第２図に示すデコード回路に使用さ
れるゲート数36ゲートよりも14ゲート少ない。
このゲート数の減少は入力信号数の増えたデコ
ード回路、例えば４入力・16出力デコード回路等
程効果が著しい。このようにして本発明によれば
否定回路のタイミング信号を入力信号確定後、安
全動作を見込んだ時間的余裕を加えて外部から発
する必要がなく、否定回路の用いられる論理回路
内部で、自動的に発することが可能である。また
入力信号確定後、タイミング信号Ｔは第４図に示
す論理回路のスイツチング時間だけ遅れて自動的
に発せられるのでジヨセフソン論理回路自身の持
つ高速性を損なうことなく、否定回路を動作させ
ることが可能となる。また、積和型の論理回路を
実現するに、和積型の論理回路を用い、その出力
を本発明のタイミング信号発生回路を用いた否定
回路に入力することで、所望の論理信号が得られ
入出力分離機能のない積の論理ゲートに入出力分
離機能のある和の論理ゲートを付加して、積和型
の論理信号を得る場合に比べ著しくゲート数を減
少させることが可能である。
ード回路、例えば４入力・16出力デコード回路等
程効果が著しい。このようにして本発明によれば
否定回路のタイミング信号を入力信号確定後、安
全動作を見込んだ時間的余裕を加えて外部から発
する必要がなく、否定回路の用いられる論理回路
内部で、自動的に発することが可能である。また
入力信号確定後、タイミング信号Ｔは第４図に示
す論理回路のスイツチング時間だけ遅れて自動的
に発せられるのでジヨセフソン論理回路自身の持
つ高速性を損なうことなく、否定回路を動作させ
ることが可能となる。また、積和型の論理回路を
実現するに、和積型の論理回路を用い、その出力
を本発明のタイミング信号発生回路を用いた否定
回路に入力することで、所望の論理信号が得られ
入出力分離機能のない積の論理ゲートに入出力分
離機能のある和の論理ゲートを付加して、積和型
の論理信号を得る場合に比べ著しくゲート数を減
少させることが可能である。
第１図はタイミング信号を用いた否定回路の従
来例を説明するための図で、１０，１１は量子干
渉型論理ゲート回路、１２は電流注入型論理ゲー
ト回路、１３，１４はゲート電流供給線、１５，
１６は入力信号線、１７はタイミング信号線、１
８，１９は抵抗、２０は出力線である。第２図は
３入力８出力のデコード回路の従来例を説明する
ための図で、２１，２２，２４，２５，２７，２
８は和の論理ゲート回路、２３，２６，２９は積
の論理ゲート回路である。第３図はタイミング信
号を用いた同じく３入力８出力のデコード回路の
従来例を説明するための図で、３０，３２は和の
論理ゲート回路、３１は抵抗３３は出力線であ
る。第４図は本発明のタイミング信号発生回路の
一実施例を説明するための図で、４０，４１，４
２，４４は和の論理ゲート回路、４３，４５は積
の論理ゲート回路である。
来例を説明するための図で、１０，１１は量子干
渉型論理ゲート回路、１２は電流注入型論理ゲー
ト回路、１３，１４はゲート電流供給線、１５，
１６は入力信号線、１７はタイミング信号線、１
８，１９は抵抗、２０は出力線である。第２図は
３入力８出力のデコード回路の従来例を説明する
ための図で、２１，２２，２４，２５，２７，２
８は和の論理ゲート回路、２３，２６，２９は積
の論理ゲート回路である。第３図はタイミング信
号を用いた同じく３入力８出力のデコード回路の
従来例を説明するための図で、３０，３２は和の
論理ゲート回路、３１は抵抗３３は出力線であ
る。第４図は本発明のタイミング信号発生回路の
一実施例を説明するための図で、４０，４１，４
２，４４は和の論理ゲート回路、４３，４５は積
の論理ゲート回路である。
Claims (1)
- １ A1からAN（Ｎ≧１）よりなる入力信号の論理
和の否定信号をタイミング信号を用いて得るジヨ
セフソン効果を用いた否定回路において前記Ｎ個
の入力信号それぞれにつき、前記入力信号Ai（ｉ
＝１〜Ｎ）、その補信号ｉ（ｉ＝０〜Ｎ）を入力
とする和の論理回路Gi（ｉ＝１〜Ｎ）を設け、前
記Ｎ個の和の論理回路Gi（ｉ＝１〜Ｎ）の出力の
論理積を得る単一または複数個の積の論理回路を
設け、該積の論理回路の出力をタイミング信号と
して用いることを特徴とするジヨセフソン効果を
用いたタイミング信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078963A JPS60223221A (ja) | 1984-04-19 | 1984-04-19 | ジヨセフソン効果を用いたタイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078963A JPS60223221A (ja) | 1984-04-19 | 1984-04-19 | ジヨセフソン効果を用いたタイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223221A JPS60223221A (ja) | 1985-11-07 |
| JPH0535610B2 true JPH0535610B2 (ja) | 1993-05-27 |
Family
ID=13676546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078963A Granted JPS60223221A (ja) | 1984-04-19 | 1984-04-19 | ジヨセフソン効果を用いたタイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223221A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233242A (en) * | 1991-08-14 | 1993-08-03 | Westinghouse Electric Corp. | Superconducting push-pull flux quantum gate array cells |
-
1984
- 1984-04-19 JP JP59078963A patent/JPS60223221A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60223221A (ja) | 1985-11-07 |
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