JPS60223221A - ジヨセフソン効果を用いたタイミング信号発生回路 - Google Patents
ジヨセフソン効果を用いたタイミング信号発生回路Info
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- JPS60223221A JPS60223221A JP59078963A JP7896384A JPS60223221A JP S60223221 A JPS60223221 A JP S60223221A JP 59078963 A JP59078963 A JP 59078963A JP 7896384 A JP7896384 A JP 7896384A JP S60223221 A JPS60223221 A JP S60223221A
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- circuit
- logic
- input
- timing signal
- signal
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はジョセフソン効果を用いたタイミング・パルス
発生回路、より詳しくは否定回路に用いられるタイミン
グ・パルス発生回路に関する。
発生回路、より詳しくは否定回路に用いられるタイミン
グ・パルス発生回路に関する。
（従来技術とその問題点）
ジョセフソン効果を用いたゲート回路は通常ラッチング
動作で使用される。即ち入力電流の印加により一度電圧
状態（論理１１”に対応する）に移転したゲート回路は
、入力電流を消去しても零電圧状態（論理”０”に対応
する）にもどらない。
動作で使用される。即ち入力電流の印加により一度電圧
状態（論理１１”に対応する）に移転したゲート回路は
、入力電流を消去しても零電圧状態（論理”０”に対応
する）にもどらない。
従ってゲート回路を零電圧状態にもどすにはゲート電流
を切る必要がある。このためジョセフソンゲート回路に
より否定回路を構成するためにはタイミング・パルスを
用いる必要がある。第１図はタイミング・パルスを用い
たジョセフソン否定回路の従来例を示した図である。
を切る必要がある。このためジョセフソンゲート回路に
より否定回路を構成するためにはタイミング・パルスを
用いる必要がある。第１図はタイミング・パルスを用い
たジョセフソン否定回路の従来例を示した図である。
図において１０．１１は量子干渉型論理ゲート回路、１
２は電流注入型論理ゲート回路、１３．１４はゲート電
流供筋線、１５．１６はそれぞれ入力信号Ａ、Ｂに対応
した入力線、１７はタイミング信号Ｔの流れる入力線、
１８．１９は抵抗体、２ｏは出力線である。該否定回路
の動作＋１以下のタロくである。ゲート電流Ｉｇがゲー
ト回路１０．１１をと流れている状態で入力信号人また
はＢが入力されるとゲート回路１０が電圧状態にスイッ
チし、ゲート電流Ｉｇは抵抗１６に流れ込む。し力）る
後タイミング信号Ｔが入力されても、ゲート回路１１を
と！まゲート電流Ｉｇが流れていないので、ゲート回路
１１、さらにはゲート回路１２はスイッチしな０゜一方
入力信号Ａ、Ｂが入力されな（，１場合をま、タイミン
グ信号Ｔの印加により、ゲート回路１１、続いてゲート
回路１２がスイ・ｙチし、出力線２０＃こ出力信号が現
われる。なお前記ゲート回路１２Ｇｔ電流増幅のために
用いられる。
２は電流注入型論理ゲート回路、１３．１４はゲート電
流供筋線、１５．１６はそれぞれ入力信号Ａ、Ｂに対応
した入力線、１７はタイミング信号Ｔの流れる入力線、
１８．１９は抵抗体、２ｏは出力線である。該否定回路
の動作＋１以下のタロくである。ゲート電流Ｉｇがゲー
ト回路１０．１１をと流れている状態で入力信号人また
はＢが入力されるとゲート回路１０が電圧状態にスイッ
チし、ゲート電流Ｉｇは抵抗１６に流れ込む。し力）る
後タイミング信号Ｔが入力されても、ゲート回路１１を
と！まゲート電流Ｉｇが流れていないので、ゲート回路
１１、さらにはゲート回路１２はスイッチしな０゜一方
入力信号Ａ、Ｂが入力されな（，１場合をま、タイミン
グ信号Ｔの印加により、ゲート回路１１、続いてゲート
回路１２がスイ・ｙチし、出力線２０＃こ出力信号が現
われる。なお前記ゲート回路１２Ｇｔ電流増幅のために
用いられる。
上記の説明から、該否定回路により入力信号ＡＢの論理
和の否定信号Ａ＋Ｂ が得られること力Ｓわかる。該回
路においてはタイミング信号ＴＧ−！入力信号Ａ、Ｂよ
りも後に入力する必要力Ｓある。ＲＩ］ちタイミング信
号Ｔが先に入力されると、ゲート回路１１．１２がスイ
・ソチし、出力線１７４こ出力信号が現われ、その後に
入力信号Ａ、Ｂカ３人力されても、ゲート回路１１．１
２がラッチング動作のため零電圧状態に復帰せず、出力
信号は現われたままとなる。否定回路におけるタイミン
グ信号の必要性はジョセフソン路理回路の高速動作を著
しく制限する。即ち、高速で動作する論理ゲー）４こお
いで、必要な時刻にタイミング・パルスを発するこ −
とが難しいだけでなく、正常な否定回路の動作を確保す
るにはタイミング信号を発する時刻に時間的なマージン
を与え、確実入力信号Ａ、Ｂが入力されてからタイミン
グ信号が入力されるようにする必要がある。このため、
ジョセフソン論理回路においてはあらかじめ、論理動作
を行なう前にラッチ回路まり簀の入力信号のみならず補
の入力信号も出力させ、論理回路においては否定回路を
用いずに所望の論理動作を行なわせしめる方式が取られ
る。
和の否定信号Ａ＋Ｂ が得られること力Ｓわかる。該回
路においてはタイミング信号ＴＧ−！入力信号Ａ、Ｂよ
りも後に入力する必要力Ｓある。ＲＩ］ちタイミング信
号Ｔが先に入力されると、ゲート回路１１．１２がスイ
・ソチし、出力線１７４こ出力信号が現われ、その後に
入力信号Ａ、Ｂカ３人力されても、ゲート回路１１．１
２がラッチング動作のため零電圧状態に復帰せず、出力
信号は現われたままとなる。否定回路におけるタイミン
グ信号の必要性はジョセフソン路理回路の高速動作を著
しく制限する。即ち、高速で動作する論理ゲー）４こお
いで、必要な時刻にタイミング・パルスを発するこ −
とが難しいだけでなく、正常な否定回路の動作を確保す
るにはタイミング信号を発する時刻に時間的なマージン
を与え、確実入力信号Ａ、Ｂが入力されてからタイミン
グ信号が入力されるようにする必要がある。このため、
ジョセフソン論理回路においてはあらかじめ、論理動作
を行なう前にラッチ回路まり簀の入力信号のみならず補
の入力信号も出力させ、論理回路においては否定回路を
用いずに所望の論理動作を行なわせしめる方式が取られ
る。
ジョセフソン論理回路においては、例えば、ＩＥＥＢ
Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｙｌ
Ｄｅｖｉｃｅｓ Ｖｏｌ。
Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｙｌ
Ｄｅｖｉｃｅｓ Ｖｏｌ。
ＥＤ−２７Ｐ、１８５７に記述される如く、入出力分離
機能をもち、和の論理を行なう量子干渉型論理回路と、
入出力分離機能をもたず、積の論理を行なう電流注入型
論理回路が用いられる。あるいは、例えばＡｐｐｌ ｉ
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ、４０
ｐ７４１に記述される入出力分離機能を有し、和の論
理を行なう電流注入型論理回路、入出力分離機能をもた
ず積の論理を行なう電流注入型論理回路が用いられる。
機能をもち、和の論理を行なう量子干渉型論理回路と、
入出力分離機能をもたず、積の論理を行なう電流注入型
論理回路が用いられる。あるいは、例えばＡｐｐｌ ｉ
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ、４０
ｐ７４１に記述される入出力分離機能を有し、和の論
理を行なう電流注入型論理回路、入出力分離機能をもた
ず積の論理を行なう電流注入型論理回路が用いられる。
ともに積の論理を行なう論理回路には入出力分離を図る
ため、和の論理を行なう論理回路をあわせで用いる必要
がある。このため積和型の論理を実行しようとするとゲ
ート回路の数が著しくふえる欠点がある。第２図はこの
ようなゲート回路により構成される３人力８出力のデコ
ード回路を示したものである。図において２１，２２，
２４，２５２７ 、２８は和の論理ゲート回路、２３，
２６．２９は積の論理ゲート回路である。２３のゲート
は入力信号Ａ、Ｂの論理積Ａ−Ｂを出力し、２６のゲー
トは入力信号ＣとＡ−Ｈの論理積Ａ−Ｂ−Ｃを出力し、
また２９のゲートは入力信号ＣとＡ−Ｈの論理積Ａ、Ｂ
−Ｃを出力する。２１から２８までの和の論理ゲート回
路はともに積の論理ゲートの入出力分離を果たすために
付加される。本例から明らかなように入出力分離用の和
の論理ゲート回路を設ける必要性のため該デコード回路
を構成するゲート数は３６ゲートと多くなる。
ため、和の論理を行なう論理回路をあわせで用いる必要
がある。このため積和型の論理を実行しようとするとゲ
ート回路の数が著しくふえる欠点がある。第２図はこの
ようなゲート回路により構成される３人力８出力のデコ
ード回路を示したものである。図において２１，２２，
２４，２５２７ 、２８は和の論理ゲート回路、２３，
２６．２９は積の論理ゲート回路である。２３のゲート
は入力信号Ａ、Ｂの論理積Ａ−Ｂを出力し、２６のゲー
トは入力信号ＣとＡ−Ｈの論理積Ａ−Ｂ−Ｃを出力し、
また２９のゲートは入力信号ＣとＡ−Ｈの論理積Ａ、Ｂ
−Ｃを出力する。２１から２８までの和の論理ゲート回
路はともに積の論理ゲートの入出力分離を果たすために
付加される。本例から明らかなように入出力分離用の和
の論理ゲート回路を設ける必要性のため該デコード回路
を構成するゲート数は３６ゲートと多くなる。
一方、８１図に示したようなタイミング信号を用いた否
定回路を用いると、ゲート数を著しく減少させることが
可能である。第３図はタイミング・パルスによる否定回
路を用いたデコード回路の回路構成を示した図である。
定回路を用いると、ゲート数を著しく減少させることが
可能である。第３図はタイミング・パルスによる否定回
路を用いたデコード回路の回路構成を示した図である。
図において３０は３人力信号Ａ、Ｂ、Ｃの論理和を行な
う論理回路でその出力線は抵抗３１を介して接地される
。３２はタイミング信号Ｔを入力とする和の論理回路で
第１図の従来例で説明した如く、出力線３３には入力信
号Ａ、Ｂ、Ｃの論理和の否定信号Ａ−１−Ｂ−１−Ｃ、
即ちＡΦＢ、Ｃが現われる。タイミング信号Ｔは第１図
の否定回路従来例で説明した如く、各々の和の論理ゲー
トの入力信号Ａ、Ｂ、Ｃ，Ａ、Ｂ、Ｃの論理状態が確立
した後に入力する必要がある。しかるにジョセフソン論
理ゲートは高速に動作しているため、タイミング信号を
所望の時刻に発することは容易でない。従って通常は論
理回路の確実な正常動作を図るため、入力信号Ａ、Ｂ、
Ｃ，Ａ、Ｂ、Ｃの入力論理状態が確立すると予想される
時刻より充分な時間的余裕を与えた時刻にタイミング信
号Ｔを発するようにする。このため、回路の高速動作が
著しくそこなわれることになる。
う論理回路でその出力線は抵抗３１を介して接地される
。３２はタイミング信号Ｔを入力とする和の論理回路で
第１図の従来例で説明した如く、出力線３３には入力信
号Ａ、Ｂ、Ｃの論理和の否定信号Ａ−１−Ｂ−１−Ｃ、
即ちＡΦＢ、Ｃが現われる。タイミング信号Ｔは第１図
の否定回路従来例で説明した如く、各々の和の論理ゲー
トの入力信号Ａ、Ｂ、Ｃ，Ａ、Ｂ、Ｃの論理状態が確立
した後に入力する必要がある。しかるにジョセフソン論
理ゲートは高速に動作しているため、タイミング信号を
所望の時刻に発することは容易でない。従って通常は論
理回路の確実な正常動作を図るため、入力信号Ａ、Ｂ、
Ｃ，Ａ、Ｂ、Ｃの入力論理状態が確立すると予想される
時刻より充分な時間的余裕を与えた時刻にタイミング信
号Ｔを発するようにする。このため、回路の高速動作が
著しくそこなわれることになる。
（発明の目的）
本発明の目的は、かかる否定回路の動作上、所望の時刻
に、自動的にタイミング信号を与えるジョセフソン効果
を用いたタイミング信号発生回路を提供することにある
。
に、自動的にタイミング信号を与えるジョセフソン効果
を用いたタイミング信号発生回路を提供することにある
。
（発明の構成）
本発明によればＡ１からＡＮ（Ｎ≧１）よりなる入力信
号の論理和の否定信号をタイミング信号を用いて得るジ
ョセフソン効果を用いた否定回路において、前記Ｎ個の
入力信号それぞれにつき、前記入力信号Ａｘ（ｉ＝１〜
Ｎ）とその補信号・訂（ｉ＝１〜Ｎ）を入力とする和の
論理回路Ｇｉ（ｉ＝１〜Ｎ）を設は前記Ｎ個の和の論理
回路Ｇｉ（ｉ＝１〜Ｎ）の出力の論理積を得る単一また
は複数個の積の論理回路を設け、該積の論理回路の出力
をタイミング信号として用いることを特徴とするジョセ
フソン効果を用いたタイミング信号発生回路が得られる
。
号の論理和の否定信号をタイミング信号を用いて得るジ
ョセフソン効果を用いた否定回路において、前記Ｎ個の
入力信号それぞれにつき、前記入力信号Ａｘ（ｉ＝１〜
Ｎ）とその補信号・訂（ｉ＝１〜Ｎ）を入力とする和の
論理回路Ｇｉ（ｉ＝１〜Ｎ）を設は前記Ｎ個の和の論理
回路Ｇｉ（ｉ＝１〜Ｎ）の出力の論理積を得る単一また
は複数個の積の論理回路を設け、該積の論理回路の出力
をタイミング信号として用いることを特徴とするジョセ
フソン効果を用いたタイミング信号発生回路が得られる
。
（実施例）
以下本発明を図面を用いて説明していく。第４図は本発
明の一実施例を説明するための図で、４０゜４１．４２
．４４は和の論理を行なう論理回路、４３．４５は積の
論理を行なう論理回路である。入力信号ＡおよびＡの論
理状態が確定するのは入力信号Ａが論理１（即ちＡ＝１
、 Ａ＝Ｏ）になるか、入力信号Ａが論理１（即ちＡ
＝０ 、 Ａ＝１ ）になるときである。このときは前
記論理回路４０がスイッチする。
明の一実施例を説明するための図で、４０゜４１．４２
．４４は和の論理を行なう論理回路、４３．４５は積の
論理を行なう論理回路である。入力信号ＡおよびＡの論
理状態が確定するのは入力信号Ａが論理１（即ちＡ＝１
、 Ａ＝Ｏ）になるか、入力信号Ａが論理１（即ちＡ
＝０ 、 Ａ＝１ ）になるときである。このときは前
記論理回路４０がスイッチする。
従って入力信号Ａ、Ａの論理状態の確立は論理回路４０
が電圧状態にスイッチすることで判断できる。同様に入
力信号Ｂ、Ｂの論理状態の確立は論理回路４１が、また
入力信号Ｃ，Ｃの論理状態のに論理状態が確定したこと
は前記積の論理回路４３が電圧状態にスイッチすること
で判断される。
が電圧状態にスイッチすることで判断できる。同様に入
力信号Ｂ、Ｂの論理状態の確立は論理回路４１が、また
入力信号Ｃ，Ｃの論理状態のに論理状態が確定したこと
は前記積の論理回路４３が電圧状態にスイッチすること
で判断される。
なお、積の論理回路４５の前Ａに付加される和の論理回
路４４は前記論理回路４５の入出力分離を図るためのも
のでなくてもよい。
路４４は前記論理回路４５の入出力分離を図るためのも
のでなくてもよい。
（発明の効果）
上記の説明から明らかなように、論理回路４５がスイッ
チする時点までに全ての入力信号Ａ、Ａ。
チする時点までに全ての入力信号Ａ、Ａ。
Ｂ、Ｂ、Ｃ，Ｃの入力状態が確立しているので、論理回
路４５の出力信号は、例えば第３図に示す否定回路を用
いたデコード回路のタイミング信号Ｔとして使用するこ
とが可能である。第４図に示すタイミング信号発生回路
を付加しても、第３図のデコード回路に使用されるゲー
ト数は２２ゲートとなり、第２図に示すデコード回路に
使用されるゲート数３６ゲートよりも１４ゲート少ない
。
路４５の出力信号は、例えば第３図に示す否定回路を用
いたデコード回路のタイミング信号Ｔとして使用するこ
とが可能である。第４図に示すタイミング信号発生回路
を付加しても、第３図のデコード回路に使用されるゲー
ト数は２２ゲートとなり、第２図に示すデコード回路に
使用されるゲート数３６ゲートよりも１４ゲート少ない
。
このゲート数の減少は入力信号数の増えたデコード回路
、例えば４人力・１６出力デコニド回路等程効果が著し
い。このようにして本発明によれば否定回路のタイミン
グ信号を入力信号確定後、安全動作を見込んだ時間的余
裕を加えて外部から発する必要がなく、否定回路の用い
られる論理回路内部で、自動的に発することが可能であ
る。また入力信号確定後、タイミング信号Ｔは第４図に
示す論理回路のスイッチング時間だけ遅れて自動的に発
せられるのでジョセフソン論理回路自身の持つ高速性を
損なうことなく、否定回路を動作させることが可能とな
る。また、積和型の論理回路を実現するに、和積型の論
理回路を用い、その出力を本発明のタイミング信号発生
回路を用いた否定回路に入力することで、所望の論理信
号が得られ入出力分離機能のない積の論理ゲートに入出
力分離機能のある和の論理ゲートを付加して、積和型の
論理信号を得る場合に比べ著しくゲート数を減少させる
ことが可能である。
、例えば４人力・１６出力デコニド回路等程効果が著し
い。このようにして本発明によれば否定回路のタイミン
グ信号を入力信号確定後、安全動作を見込んだ時間的余
裕を加えて外部から発する必要がなく、否定回路の用い
られる論理回路内部で、自動的に発することが可能であ
る。また入力信号確定後、タイミング信号Ｔは第４図に
示す論理回路のスイッチング時間だけ遅れて自動的に発
せられるのでジョセフソン論理回路自身の持つ高速性を
損なうことなく、否定回路を動作させることが可能とな
る。また、積和型の論理回路を実現するに、和積型の論
理回路を用い、その出力を本発明のタイミング信号発生
回路を用いた否定回路に入力することで、所望の論理信
号が得られ入出力分離機能のない積の論理ゲートに入出
力分離機能のある和の論理ゲートを付加して、積和型の
論理信号を得る場合に比べ著しくゲート数を減少させる
ことが可能である。
第１図はタイミング信号を用いた否定回路の従来例を説
萌するための図で、１０．１１は量子干渉型論理ゲート
回路、１２は電流注入型論理ゲート回路、１３．１４
はゲート電流供給線、１５ 、１６は入力信号線、１７
はタイミング信号線、１８．１９は抵抗、２０は出力線
である。 第２図は３人力８出力のデコード回路の従来例を説明す
るための図で、２１，２２，２４，２５，２７．２８は
和の論理ゲート回路、２３，２６．２９は積の論理ゲー
ト回路である。 第３図はタイミング信号を用いた同じく３人力８出力の
デコード回路の従来例を説明するための図で、３０．３
２は和の論理ゲート回路、３１は抵抗３３は出力線であ
る。 第４図は本発明のタイミング信号発生回路の一実施例を
説明するための図で、４０，４１．４２．４４は和の論
理ゲート回路、 ４３．４５は積の論理ゲート回路であ
る。 兜１図 第２図 兜３図
萌するための図で、１０．１１は量子干渉型論理ゲート
回路、１２は電流注入型論理ゲート回路、１３．１４
はゲート電流供給線、１５ 、１６は入力信号線、１７
はタイミング信号線、１８．１９は抵抗、２０は出力線
である。 第２図は３人力８出力のデコード回路の従来例を説明す
るための図で、２１，２２，２４，２５，２７．２８は
和の論理ゲート回路、２３，２６．２９は積の論理ゲー
ト回路である。 第３図はタイミング信号を用いた同じく３人力８出力の
デコード回路の従来例を説明するための図で、３０．３
２は和の論理ゲート回路、３１は抵抗３３は出力線であ
る。 第４図は本発明のタイミング信号発生回路の一実施例を
説明するための図で、４０，４１．４２．４４は和の論
理ゲート回路、 ４３．４５は積の論理ゲート回路であ
る。 兜１図 第２図 兜３図
Claims (1)
- Ａ、からＡＮ（Ｎ≧１）よりなる入力信号の論理和の否
定信号をタイミング信号を用いて得るジョセフソン効果
を用いた否定回路において前記Ｎ個の入力信号それぞれ
につき、前記入力信号Ａ ｉ（ｉ＝１〜Ｎ）、その補信
号λ１（ｉ＝ｌ〜Ｎ）を入力とする和の論理回路Ｇｉ（
ｉ＝ｌ〜Ｎ）を設け、前記Ｎ個の和の論理回路Ｇｉ（ｉ
＝ｌ〜Ｎ）の出力の論理積を得る単一または複数個の樟
の論理回路を設け、該積の論理回路の出力をタイミング
信号として用いることを特徴とするジョセフソン効果を
用いたタイミング信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078963A JPS60223221A (ja) | 1984-04-19 | 1984-04-19 | ジヨセフソン効果を用いたタイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078963A JPS60223221A (ja) | 1984-04-19 | 1984-04-19 | ジヨセフソン効果を用いたタイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223221A true JPS60223221A (ja) | 1985-11-07 |
| JPH0535610B2 JPH0535610B2 (ja) | 1993-05-27 |
Family
ID=13676546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078963A Granted JPS60223221A (ja) | 1984-04-19 | 1984-04-19 | ジヨセフソン効果を用いたタイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233242A (en) * | 1991-08-14 | 1993-08-03 | Westinghouse Electric Corp. | Superconducting push-pull flux quantum gate array cells |
-
1984
- 1984-04-19 JP JP59078963A patent/JPS60223221A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233242A (en) * | 1991-08-14 | 1993-08-03 | Westinghouse Electric Corp. | Superconducting push-pull flux quantum gate array cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535610B2 (ja) | 1993-05-27 |
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