JPH0535926B2 - - Google Patents
Info
- Publication number
- JPH0535926B2 JPH0535926B2 JP61009456A JP945686A JPH0535926B2 JP H0535926 B2 JPH0535926 B2 JP H0535926B2 JP 61009456 A JP61009456 A JP 61009456A JP 945686 A JP945686 A JP 945686A JP H0535926 B2 JPH0535926 B2 JP H0535926B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- sequence
- memory
- execution memory
- sequence execution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個のパルスシーケンスをプログ
ラマブルに発生させるリングメモリ構成のパルス
プログラマーに関するものである。
ラマブルに発生させるリングメモリ構成のパルス
プログラマーに関するものである。
第５図はパルスシーケンスをプログラマブルに
発生させる従来のパルスプログラマーの例を説明
するための図である。
発生させる従来のパルスプログラマーの例を説明
するための図である。
最近のパルスFT NMR（フーリエ変換核磁気
共鳴装置）の応用には、種々のパルスシーケンス
を自由に発生できる機能が要求されている。この
ような要求に対応してパルスシーケンスをプログ
ラマブルに発生させるものにパルスプログラマー
がある。これは、基本的には第５図ａに示すよう
に複数個のパルスシーケンスに対応する「１」
（或いは「Ｈ」）、「０」（或いは「Ｌ」）のデータ及
び時間幅のデータで構成するプログラムコード
A1，A2，A3，A4，……を時系列に従つて順次読
み出し、第５図ｂに示すような複数個のパルスシ
ーケンスを作り出すものである。
共鳴装置）の応用には、種々のパルスシーケンス
を自由に発生できる機能が要求されている。この
ような要求に対応してパルスシーケンスをプログ
ラマブルに発生させるものにパルスプログラマー
がある。これは、基本的には第５図ａに示すよう
に複数個のパルスシーケンスに対応する「１」
（或いは「Ｈ」）、「０」（或いは「Ｌ」）のデータ及
び時間幅のデータで構成するプログラムコード
A1，A2，A3，A4，……を時系列に従つて順次読
み出し、第５図ｂに示すような複数個のパルスシ
ーケンスを作り出すものである。
従来使用されてきたプログラム方式のパルスプ
ログラマーは、高速のRAM（随時書き込み読み
出しメモリ；Randam Access Memory）に固
定的なプログラムコードを貯えてこれをサイクリ
ツクに繰り返し実行する方式か、又はFIFO（先入
れ先出し法）を使用してホストのコンピユータか
ら必要なプログラムコードを連続して供給する方
式のものであつた。
ログラマーは、高速のRAM（随時書き込み読み
出しメモリ；Randam Access Memory）に固
定的なプログラムコードを貯えてこれをサイクリ
ツクに繰り返し実行する方式か、又はFIFO（先入
れ先出し法）を使用してホストのコンピユータか
ら必要なプログラムコードを連続して供給する方
式のものであつた。
ところで、上記各従来の方式のうち、前者は、
一度RAMに貯えられたプログラムコードを単に
繰り返し実行する方式であるから、ホストコンピ
ユータがパルスプログラマーにプログラムコード
をダウンロードした後はホストコンピユータの負
担は無くなるが、最近の複雑なパルスシーケンス
の発生要求に十分対応できない。また、FIFOを
使用して連続的にプログラムコードをホストコン
ピユータから供給する後者の方式は、種々の複雑
なパルスシーケンスに対応できる自由度を有する
が、ホストコンピユータの負担が大きくなる、と
いう問題点を解決するものであつて、任意のパル
スシーケンスを発生することができ、ホストコン
ピユータの負担の軽減を図ることができるリング
メモリ構成のパルスプログラマーを提供すること
を目的とするものである。
一度RAMに貯えられたプログラムコードを単に
繰り返し実行する方式であるから、ホストコンピ
ユータがパルスプログラマーにプログラムコード
をダウンロードした後はホストコンピユータの負
担は無くなるが、最近の複雑なパルスシーケンス
の発生要求に十分対応できない。また、FIFOを
使用して連続的にプログラムコードをホストコン
ピユータから供給する後者の方式は、種々の複雑
なパルスシーケンスに対応できる自由度を有する
が、ホストコンピユータの負担が大きくなる、と
いう問題点を解決するものであつて、任意のパル
スシーケンスを発生することができ、ホストコン
ピユータの負担の軽減を図ることができるリング
メモリ構成のパルスプログラマーを提供すること
を目的とするものである。
そのために本発明は、複数個のパルスシーケン
スをプログラマブルに発生させるリングメモリ構
成のパルスプログラマーであつて、パルスシーケ
ンスのコントロールを行うためのインストラクシ
ヨンビツトを有し出力状態を決定するステートデ
ータと出力時間を決定するタイムデータからなる
プログラムコードがシーケンシヤルに配列された
複数サイクルのパルスシーケンスコードを格納す
るリングメモリ構造のシーケンス実行メモリ、該
シーケンス実行メモリを更新するための変数を含
むパルスシーケンスコードを格納するテーブル、
インストラクシヨンビツトの解析を行つてシーケ
ンス実行メモリの読み出しアドレスをコントロー
ルし該シーケンス実行メモリからステートデータ
をタイムデータを読み出すと共にシーケンス実行
メモリの次のサイクル以降のパルスシーケンスコ
ードを前記テーブルの内容に従つて更新する制御
手段、及び該制御手段によりシーケンス実行メモ
リから読み出されたステートデータの出力状態を
読み出されたタイムデータによつて決まる時間幅
の間保持することによつてパルスシーケンスをプ
ログラマブルに発生させる出力手段を備えたこと
を特徴とするものである。
スをプログラマブルに発生させるリングメモリ構
成のパルスプログラマーであつて、パルスシーケ
ンスのコントロールを行うためのインストラクシ
ヨンビツトを有し出力状態を決定するステートデ
ータと出力時間を決定するタイムデータからなる
プログラムコードがシーケンシヤルに配列された
複数サイクルのパルスシーケンスコードを格納す
るリングメモリ構造のシーケンス実行メモリ、該
シーケンス実行メモリを更新するための変数を含
むパルスシーケンスコードを格納するテーブル、
インストラクシヨンビツトの解析を行つてシーケ
ンス実行メモリの読み出しアドレスをコントロー
ルし該シーケンス実行メモリからステートデータ
をタイムデータを読み出すと共にシーケンス実行
メモリの次のサイクル以降のパルスシーケンスコ
ードを前記テーブルの内容に従つて更新する制御
手段、及び該制御手段によりシーケンス実行メモ
リから読み出されたステートデータの出力状態を
読み出されたタイムデータによつて決まる時間幅
の間保持することによつてパルスシーケンスをプ
ログラマブルに発生させる出力手段を備えたこと
を特徴とするものである。
本発明のリングメモリ構成のパルスプログラマ
ーでは、更新するパルスシーケンスコードをテー
ブルに格納し、リングメモリ構成のシーケンス実
行メモリでパルスシーケンスを発生しながら順々
にパルスシーケンスコードをテーブルの内容に従
つて更新してゆくので、種々の複雑なパルスシー
ケンスにも自由に対応でき、また、更新するパル
スシーケンスコードをテーブルに格納しておけ
ば、このテーブルからシーケンス実行メモリへパ
ルスシーケンスコード転送して更新するので、ホ
ストコンピユータの負担も軽減できる。
ーでは、更新するパルスシーケンスコードをテー
ブルに格納し、リングメモリ構成のシーケンス実
行メモリでパルスシーケンスを発生しながら順々
にパルスシーケンスコードをテーブルの内容に従
つて更新してゆくので、種々の複雑なパルスシー
ケンスにも自由に対応でき、また、更新するパル
スシーケンスコードをテーブルに格納しておけ
ば、このテーブルからシーケンス実行メモリへパ
ルスシーケンスコード転送して更新するので、ホ
ストコンピユータの負担も軽減できる。
以下、実施例を図面を参照しつつ説明する。
第１図は本発明の係るリングメモリ構成のパル
スプログラマーの１実施例を説明するためのブロ
ツク図、第２図はシーケンス実行メモリに格納さ
れるプログラムコードの内容を説明するための
図、第３図は第２図に示すプログラムコードの実
行シーケンスを説明するための図、第４図はプロ
グラムコードの転送処理を説明するための図であ
る。図中、１はMPU（マイクロプロセツサ）、２
はＩ／Ｏインターフエース、３はメモリ、４はシ
ーケンス実行メモリ、５はアドレスシーケンサ、
６はステートレジスタ、７はタイムレジスタ、８
はインストラクシヨン解読／制御回路、９はタイ
ミングロジツク、１０はバツフア、１１はゲート
を示す。
スプログラマーの１実施例を説明するためのブロ
ツク図、第２図はシーケンス実行メモリに格納さ
れるプログラムコードの内容を説明するための
図、第３図は第２図に示すプログラムコードの実
行シーケンスを説明するための図、第４図はプロ
グラムコードの転送処理を説明するための図であ
る。図中、１はMPU（マイクロプロセツサ）、２
はＩ／Ｏインターフエース、３はメモリ、４はシ
ーケンス実行メモリ、５はアドレスシーケンサ、
６はステートレジスタ、７はタイムレジスタ、８
はインストラクシヨン解読／制御回路、９はタイ
ミングロジツク、１０はバツフア、１１はゲート
を示す。
本発明に係るリングメモリ構成のパルスプログ
ラマーは、第１図に示すように全体のコントロー
ルを行うためのMPU１、ホストコンピユータか
らパルスシーケンスコードを受け取るためのＩ／
Ｏインターフエース２、パルスシーケンステーブ
ルを保存するメモリ３、パルスシーケンスコード
を貯えて与えられたアドレスの順序で与えられた
時間ON／0FF状態を出力するパルスシーケンス
実行メモリ４、パルスシーケンス実行メモリ４の
アドレスをコントロールするアドレスシーケンサ
５、パルスシーケンス実行メモリ４のステートデ
ータを一時的に貯えるステートレジスタ６、パル
スシーケンス実行メモリ４の他の出力であるタイ
ムデータを一時的に貯えるタイムレジスタ７、ス
テートレジスタ６の出力のインストラクシヨン部
を解読し、パルスシーケンスのループをコントロ
ールするインストラクシヨン解読／制御回路８、
与えられたタイムデータをベースクロツク（時間
の基準を与える基本クロツク）でカウントし、時
間のタイミングを与えるタイミングロジツク９、
及びステートレジスタ６の出力を外部へ取り出す
ためのバツフア１０からなる。また、ゲート１１
は、MPU１及びそのメモリ３。Ｉ／Ｏインター
フエース２等とパルスシーケンス実行メモリ４と
の間のバスコントロールを行うものであり、
MPU１がパルスシーケンスコードをシーケンス
実行メモリ４へ転送するときにオンとなり、シー
ケンス実行メモリ４が高速でパルスシーケンスを
実行中にはオフとなつて、パルスシーケンス発生
回路であるシーケンス実行メモリ４とタイムレジ
スタ７及びステートレジスタ６をMPU１から完
全に切り離す機能を持つものである。これらの切
り換え条件の判断は、インストラクシヨン解読／
制御回路８における解読、制御の内容に基づいて
行われる。
ラマーは、第１図に示すように全体のコントロー
ルを行うためのMPU１、ホストコンピユータか
らパルスシーケンスコードを受け取るためのＩ／
Ｏインターフエース２、パルスシーケンステーブ
ルを保存するメモリ３、パルスシーケンスコード
を貯えて与えられたアドレスの順序で与えられた
時間ON／0FF状態を出力するパルスシーケンス
実行メモリ４、パルスシーケンス実行メモリ４の
アドレスをコントロールするアドレスシーケンサ
５、パルスシーケンス実行メモリ４のステートデ
ータを一時的に貯えるステートレジスタ６、パル
スシーケンス実行メモリ４の他の出力であるタイ
ムデータを一時的に貯えるタイムレジスタ７、ス
テートレジスタ６の出力のインストラクシヨン部
を解読し、パルスシーケンスのループをコントロ
ールするインストラクシヨン解読／制御回路８、
与えられたタイムデータをベースクロツク（時間
の基準を与える基本クロツク）でカウントし、時
間のタイミングを与えるタイミングロジツク９、
及びステートレジスタ６の出力を外部へ取り出す
ためのバツフア１０からなる。また、ゲート１１
は、MPU１及びそのメモリ３。Ｉ／Ｏインター
フエース２等とパルスシーケンス実行メモリ４と
の間のバスコントロールを行うものであり、
MPU１がパルスシーケンスコードをシーケンス
実行メモリ４へ転送するときにオンとなり、シー
ケンス実行メモリ４が高速でパルスシーケンスを
実行中にはオフとなつて、パルスシーケンス発生
回路であるシーケンス実行メモリ４とタイムレジ
スタ７及びステートレジスタ６をMPU１から完
全に切り離す機能を持つものである。これらの切
り換え条件の判断は、インストラクシヨン解読／
制御回路８における解読、制御の内容に基づいて
行われる。
パルスシーケンス実行メモリ４には、第２図に
示すように32ビツトのステートデータと32ビツト
のタイムデータからなるプログラムコードがシー
ケンシヤルに配列された複数サイクルのパルスシ
ーケンスコードが格納される。今、この一つひと
つのペアをｔ−ステートと呼ぶことにすると、
各々のｔ−ステイトは、アドレスＡ，Ａ＋１，Ａ
＋２，……で順序付けられ、或は時間の出力状態
（ステート）と時間幅（タイム）を決定するもの
である。従つて、パルスシーケンス実行メモリ４
のアドレスを進めることによつてステートデータ
がステートレジスタ６に、タイムデータがタイム
レジスタ７にそれぞれ保持され、パルスシーケン
スが第３図に示す→→のように発生され
る。このパルスシーケンスのコントロールを行う
ためステートの中の２ビツトがインストラクシヨ
ンビツトとして使用される。このインストラクシ
ヨンビツトには、例えば「STATE」、「LOOP」、
「JNZ」、「JMP」からなる４つのインストラクシ
ヨンが用意される。そのうち「STATE」は時間
と出力状態を決めるためのインストラクシヨンと
して使用され、「LOOP」、「JNZ」はパルスシー
ケンスのループをコントロールするためのインス
トラクシヨンとして使用され、「JMP」は無条件
にジヤンプするインストラクシヨンとして使用さ
れる。また、「STATE」以外のタイムにはｔ＝
０が選定される。このようにパルスシーケンス
は、これら４つのインストラクシヨンを使用して
作られる。また、「STATE」インストラクシヨ
ンの１ビツトは、後述する「IRT」ビツトとして
使用される。これらは、インストラクシヨン解
読／制御回路８において解読され、その内容に従
つてインストラクシヨン解読／制御回路８からア
ドレスシーケンサ５のMPU１への割り込みが行
われる。なお、第３図に示すOBSはオブザベー
シヨンを意味し、GATEでは観察するための核
スピンを励起するパルス発生ステツプを指示し、
RCVは観察を行うステツプを指示し、phでは２
ビツトを使つてパルス位相を指示している。図示
の例の場合には、Ａ＋１のステツプでは90°、Ａ
＋３のステツプでは270°となる。
示すように32ビツトのステートデータと32ビツト
のタイムデータからなるプログラムコードがシー
ケンシヤルに配列された複数サイクルのパルスシ
ーケンスコードが格納される。今、この一つひと
つのペアをｔ−ステートと呼ぶことにすると、
各々のｔ−ステイトは、アドレスＡ，Ａ＋１，Ａ
＋２，……で順序付けられ、或は時間の出力状態
（ステート）と時間幅（タイム）を決定するもの
である。従つて、パルスシーケンス実行メモリ４
のアドレスを進めることによつてステートデータ
がステートレジスタ６に、タイムデータがタイム
レジスタ７にそれぞれ保持され、パルスシーケン
スが第３図に示す→→のように発生され
る。このパルスシーケンスのコントロールを行う
ためステートの中の２ビツトがインストラクシヨ
ンビツトとして使用される。このインストラクシ
ヨンビツトには、例えば「STATE」、「LOOP」、
「JNZ」、「JMP」からなる４つのインストラクシ
ヨンが用意される。そのうち「STATE」は時間
と出力状態を決めるためのインストラクシヨンと
して使用され、「LOOP」、「JNZ」はパルスシー
ケンスのループをコントロールするためのインス
トラクシヨンとして使用され、「JMP」は無条件
にジヤンプするインストラクシヨンとして使用さ
れる。また、「STATE」以外のタイムにはｔ＝
０が選定される。このようにパルスシーケンス
は、これら４つのインストラクシヨンを使用して
作られる。また、「STATE」インストラクシヨ
ンの１ビツトは、後述する「IRT」ビツトとして
使用される。これらは、インストラクシヨン解
読／制御回路８において解読され、その内容に従
つてインストラクシヨン解読／制御回路８からア
ドレスシーケンサ５のMPU１への割り込みが行
われる。なお、第３図に示すOBSはオブザベー
シヨンを意味し、GATEでは観察するための核
スピンを励起するパルス発生ステツプを指示し、
RCVは観察を行うステツプを指示し、phでは２
ビツトを使つてパルス位相を指示している。図示
の例の場合には、Ａ＋１のステツプでは90°、Ａ
＋３のステツプでは270°となる。
次に、本発明に係るリングメモリ構成のパルス
プログラマーの動作を第１図及び第３図を使用し
て説明する。まずプログラマーをスタートする前
に、メモリ３には予めパルスシーケンスのプログ
ラムコードが格納されているものとする。このプ
ログラムコードにはシーケンスのサイクルごとに
変化する変数も含まれる。そして、MPUI１は、
パルスシーケンスの第１、第２のサイクルに相当
するプログラムコードをシーケンス実行メモリ４
に転送しておく。これはアドレスシーケンサ５の
アドレスコントロールをMPU１側に切り換える
ことによつて達成される。第４図ａにおいて、
がシーケンス実行メモリ４に転送される第１、
第２サイクルのプログラムコードである。ここで
プログラマーをスタートすると、アドレスシーケ
ンサ５のアドレスコントロールによりシーケンス
実行メモリ４のプログラムコードを読み出し、ス
テートデータをステートレジスタ６に、タイムデ
ータをタイムレジスタ７にそれぞれ保持する。そ
してステートレジスタ６に保持されたステートデ
ータがバツフア１０を通してアウトプツトされ
る。タイミングロジツク９は、タイムレジスタ７
に保持されたタイムデータに従つて基本クロツク
をカウントし、インストラクシヨン解読／制御回
路８に時間情報を通知する。インストラクシヨン
解読／制御回路８は、シーケンス実行メモリ４の
インストラクシヨンビツトを解読し、「STATE」
インストラクシヨンの場合にはステートレジスタ
６へのセツト、「IRT」ビツトのチエツク、タイ
ミングロジツク９からの時間情報の監視を行い、
アドレスシーケンサ５への制御信号やMPU１へ
の割り込み信号を発行する。なお、インストラク
シヨン解読／制御回路８は、ステートレジスタ６
に保持されたステートデータを解読するようにし
てもよい。また、「STATE」以外のインストラ
クシヨンの場合にはその内容に応じてアドレスシ
ーケンサ５への制御信号を発行する。アドレスシ
ーケンサ５は、このようなインストラクシヨン解
読／制御回路８からの制御信号に従つてアドレス
の更新、ジヤンプその他のアドレスコントロール
を行う。またタイミングロジツク９では、例えば
タイムデータをカウント値としてセツトし、これ
を基本クロツクでカウントダウンし、「０」でイ
ンストラクシヨン解読／制御回路８がアドレスシ
ーケンサ５にアドレス更新の制御信号を送出す
る。第４図ｂはシーケンス実行メモリ４に対応す
るパルスシーケンスの１例としてタイムチヤート
を図式的に描いたものである。
プログラマーの動作を第１図及び第３図を使用し
て説明する。まずプログラマーをスタートする前
に、メモリ３には予めパルスシーケンスのプログ
ラムコードが格納されているものとする。このプ
ログラムコードにはシーケンスのサイクルごとに
変化する変数も含まれる。そして、MPUI１は、
パルスシーケンスの第１、第２のサイクルに相当
するプログラムコードをシーケンス実行メモリ４
に転送しておく。これはアドレスシーケンサ５の
アドレスコントロールをMPU１側に切り換える
ことによつて達成される。第４図ａにおいて、
がシーケンス実行メモリ４に転送される第１、
第２サイクルのプログラムコードである。ここで
プログラマーをスタートすると、アドレスシーケ
ンサ５のアドレスコントロールによりシーケンス
実行メモリ４のプログラムコードを読み出し、ス
テートデータをステートレジスタ６に、タイムデ
ータをタイムレジスタ７にそれぞれ保持する。そ
してステートレジスタ６に保持されたステートデ
ータがバツフア１０を通してアウトプツトされ
る。タイミングロジツク９は、タイムレジスタ７
に保持されたタイムデータに従つて基本クロツク
をカウントし、インストラクシヨン解読／制御回
路８に時間情報を通知する。インストラクシヨン
解読／制御回路８は、シーケンス実行メモリ４の
インストラクシヨンビツトを解読し、「STATE」
インストラクシヨンの場合にはステートレジスタ
６へのセツト、「IRT」ビツトのチエツク、タイ
ミングロジツク９からの時間情報の監視を行い、
アドレスシーケンサ５への制御信号やMPU１へ
の割り込み信号を発行する。なお、インストラク
シヨン解読／制御回路８は、ステートレジスタ６
に保持されたステートデータを解読するようにし
てもよい。また、「STATE」以外のインストラ
クシヨンの場合にはその内容に応じてアドレスシ
ーケンサ５への制御信号を発行する。アドレスシ
ーケンサ５は、このようなインストラクシヨン解
読／制御回路８からの制御信号に従つてアドレス
の更新、ジヤンプその他のアドレスコントロール
を行う。またタイミングロジツク９では、例えば
タイムデータをカウント値としてセツトし、これ
を基本クロツクでカウントダウンし、「０」でイ
ンストラクシヨン解読／制御回路８がアドレスシ
ーケンサ５にアドレス更新の制御信号を送出す
る。第４図ｂはシーケンス実行メモリ４に対応す
るパルスシーケンスの１例としてタイムチヤート
を図式的に描いたものである。
先に述べたように「STATE」インストラクシ
ヨンの１ビツトは、MPU１への「IRT」ビツト
として使用され、パルスシーケンスの一つのサイ
クルの最後の「STATE」インストラクシヨンの
「IRT」ビツトは必ずセツトされている。従つて、
このインストラクシヨンが実行されると、MPU
１に割り込みが発生する。MPU１は、この割り
込みを受けると、インタラプト処理プログラムを
実行し、パルスシーケンスの第３のサイクルのプ
ログラムコードをメモリ３からシーケンス実行メ
モリ４へ転送する。これは、第４図ａのに示す
プログラムコードであり、この転送は、パルスシ
ーケンスの第２のサイクルが実行されている間に
並行して行われる。このとき、アドレスシーケン
サ５は、シーケンス実行メモリ４に対するMPU
１からのサイクル転送とパルスシーケンス実行の
ためのアドレスコントロールの両方を同時処理す
るためのバス調停装置として働く。
ヨンの１ビツトは、MPU１への「IRT」ビツト
として使用され、パルスシーケンスの一つのサイ
クルの最後の「STATE」インストラクシヨンの
「IRT」ビツトは必ずセツトされている。従つて、
このインストラクシヨンが実行されると、MPU
１に割り込みが発生する。MPU１は、この割り
込みを受けると、インタラプト処理プログラムを
実行し、パルスシーケンスの第３のサイクルのプ
ログラムコードをメモリ３からシーケンス実行メ
モリ４へ転送する。これは、第４図ａのに示す
プログラムコードであり、この転送は、パルスシ
ーケンスの第２のサイクルが実行されている間に
並行して行われる。このとき、アドレスシーケン
サ５は、シーケンス実行メモリ４に対するMPU
１からのサイクル転送とパルスシーケンス実行の
ためのアドレスコントロールの両方を同時処理す
るためのバス調停装置として働く。
このようにしてシーケンス実行メモリ４には、
第４図ａに示すパルスシーケンスの第２のサイク
ルを実行中に第３のサイクルのプログラムコード
の転送、第３のサイクルの実行中には第４のプロ
グラムコードの転送、というように繰り返しプロ
グラムコードの転送を実行する。なお、シーケン
ス実行メモリ４のアドレスコントロールは、シー
ケンス実行メモリ４がリングバツフアメモリとし
て働くように構成されており、このために無限の
サイクルの繰り返しが可能である。
第４図ａに示すパルスシーケンスの第２のサイク
ルを実行中に第３のサイクルのプログラムコード
の転送、第３のサイクルの実行中には第４のプロ
グラムコードの転送、というように繰り返しプロ
グラムコードの転送を実行する。なお、シーケン
ス実行メモリ４のアドレスコントロールは、シー
ケンス実行メモリ４がリングバツフアメモリとし
て働くように構成されており、このために無限の
サイクルの繰り返しが可能である。
上述のようにメモリ３に予め必要なテーブルを
用意しておくことによつて、種々の複雑なパルス
シーケンスの発生が可能になる。
用意しておくことによつて、種々の複雑なパルス
シーケンスの発生が可能になる。
以上の説明から明らかなように、本発明によれ
ば、MPUがインストラクシヨン解読／制御回路
からの割り込みに従つて条件判断を行いながら予
め用意されたメモリのテーブルをシーケンス実行
メモリに転送するので、ほとんど無限のステツプ
のパルスシーケンスの発生が可能となる。また、
NMRコントロールのホストコンピユータは、予
めメモリのテーブルにプログラムコードを転送し
ておくだけでよいので、パルスプログラマー起動
後におけるホストコンピユータの負担の軽減を図
ることができる。
ば、MPUがインストラクシヨン解読／制御回路
からの割り込みに従つて条件判断を行いながら予
め用意されたメモリのテーブルをシーケンス実行
メモリに転送するので、ほとんど無限のステツプ
のパルスシーケンスの発生が可能となる。また、
NMRコントロールのホストコンピユータは、予
めメモリのテーブルにプログラムコードを転送し
ておくだけでよいので、パルスプログラマー起動
後におけるホストコンピユータの負担の軽減を図
ることができる。
第１図は本発明に係るリングメモリ構成のパル
スプログラマーの１実施例を説明するためのブロ
ツク図、第２図はシーケンス実行メモリに格納さ
れるプログラムコードの内容を説明するための
図、第３図は第２図に示すプログラムコードの実
行シーケンスを説明するための図、第４図はプロ
グラムコードの転送処理を説明するための図、第
５図はパルス系列をプログラマブルに発生させる
従来のパルスプログラマーの例を説明するための
図である。 １……MPU（マイクロプロセツサ）、２……
Ｉ／Ｏインターフエース、３……メモリ、４……
シーケンス実行メモリ、５……アドレスシーケン
サ、６……ステートレジスタ、７……タイムレジ
スタ、８……インストラクシヨン解読／制御回
路、９……タイミングロジツク、１０……バツフ
ア、１１……ゲート。
スプログラマーの１実施例を説明するためのブロ
ツク図、第２図はシーケンス実行メモリに格納さ
れるプログラムコードの内容を説明するための
図、第３図は第２図に示すプログラムコードの実
行シーケンスを説明するための図、第４図はプロ
グラムコードの転送処理を説明するための図、第
５図はパルス系列をプログラマブルに発生させる
従来のパルスプログラマーの例を説明するための
図である。 １……MPU（マイクロプロセツサ）、２……
Ｉ／Ｏインターフエース、３……メモリ、４……
シーケンス実行メモリ、５……アドレスシーケン
サ、６……ステートレジスタ、７……タイムレジ
スタ、８……インストラクシヨン解読／制御回
路、９……タイミングロジツク、１０……バツフ
ア、１１……ゲート。
Claims (1)
- 【特許請求の範囲】 １ 複数個のパルスシーケンスをプログラマブル
に発生させるリングメモリ構成のパルスプログラ
マーであつて、パルスシーケンスのコントロール
を行うためのインストラクシヨンビツトを有し出
力状態を決定するステートデータと出力時間を決
定するタイムデータからなるプログラムコードが
シーケンシヤルに配列された複数サイクルのパル
スシーケンスコードを格納するリングメモリ構成
のシーケンス実行メモリ、該シーケンス実行メモ
リを更新するための変数を含むパルスシーケンス
コードを格納するテーブル、インストラクシヨン
ビツトの解析を行つてシーケンス実行メモリの読
み出しアドレスをコントロールし該シーケンス実
行メモリからステートデータとタイムデータを読
み出すと共にシーケンス実行メモリの次のサイク
ル以降のパルスシーケンスコードを前記テーブル
の内容に従つて更新する制御手段、及び該制御手
段によりシーケンス実行メモリから読み出された
ステートデータの出力状態を読み出されたタイム
データによつて決まる時間幅の間保持することに
よつてパルスシーケンスをプログラマブルに発生
させる出力手段を備えたことを特徴とするリング
メモリ構成のパルスプログラマー。 ２ 各プログラムコードにフラグビツトを設け、
各プログラムコード実行の際にフラグビツトを調
べ、フラグビツトがセツトされていることを条件
に次のサイクル以降のパルスシーケンスコードを
更新することを特徴とする特許請求の範囲第１項
記載のリングメモリ構成のパルスプログラマー。 ３ 各サイクル単位の最後のプログラムコードの
フラグビツトをセツトしておくことを特徴とする
特許請求の範囲第１項記載のリングメモリ構成の
パルスプログラマー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009456A JPS62168418A (ja) | 1986-01-20 | 1986-01-20 | リングメモリ構成のパルスプログラマ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009456A JPS62168418A (ja) | 1986-01-20 | 1986-01-20 | リングメモリ構成のパルスプログラマ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62168418A JPS62168418A (ja) | 1987-07-24 |
| JPH0535926B2 true JPH0535926B2 (ja) | 1993-05-27 |
Family
ID=11720789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61009456A Granted JPS62168418A (ja) | 1986-01-20 | 1986-01-20 | リングメモリ構成のパルスプログラマ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168418A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104215922B (zh) * | 2013-05-31 | 2018-04-03 | 上海联影医疗科技有限公司 | 控制脉冲序列执行的方法和装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5155661A (ja) * | 1974-11-12 | 1976-05-15 | Fujitsu Ltd | |
| JPS522253A (en) * | 1975-06-24 | 1977-01-08 | Kokusai Denshin Denwa Co Ltd <Kdd> | Non-linearity compensation cicuit for high frequency amplifier |
| JPS5847741B2 (ja) * | 1978-03-29 | 1983-10-24 | 日本電信電話株式会社 | パタ−ン発生器 |
| JPS5811769B2 (ja) * | 1978-06-30 | 1983-03-04 | 富士通株式会社 | 周期パルスチエツク方式 |
-
1986
- 1986-01-20 JP JP61009456A patent/JPS62168418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62168418A (ja) | 1987-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0355961B1 (en) | Microprogrammed timer processor | |
| JPS62115542A (ja) | 情報処理装置 | |
| JP2002152020A (ja) | パルス信号生成装置 | |
| JPH0535926B2 (ja) | ||
| JPH01214902A (ja) | プログラマブル・コントローラ | |
| JPH0626305B2 (ja) | ダブルメモリ構成のパルスプログラマ− | |
| US5115513A (en) | Microprogrammed timer processor | |
| US5321842A (en) | Three-state driver with feedback-controlled switching | |
| JP3151832B2 (ja) | Ｄｍａコントローラ | |
| JPH01273132A (ja) | マイクロプロセッサ | |
| JP2544015B2 (ja) | マイクロプログラム処理装置 | |
| WO2004053715A1 (en) | Data processing system having a cartesian controller | |
| JPH03136136A (ja) | 命令実行時刻制御方式 | |
| JP2892375B2 (ja) | パルス入力装置 | |
| JPS5999552A (ja) | マイクロコンピユ−タ | |
| JP3531856B2 (ja) | プログラム制御方法及びプログラム制御装置 | |
| JPH02263256A (ja) | マイクロコンピュータ及びコントローラ | |
| JPH0317135B2 (ja) | ||
| JPH01241627A (ja) | マイクロプログラム制御装置 | |
| JPH05233026A (ja) | マイクロコンピュータ回路 | |
| JPH02118892A (ja) | プロセッサ | |
| JPH0340075A (ja) | マイクロコンピュータ | |
| JPS6368924A (ja) | マイクロプロセッサ | |
| JPS63103312A (ja) | タイマ制御方式 | |
| JPS598058A (ja) | マイクロプロセツサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |