JPH0626305B2 - ダブルメモリ構成のパルスプログラマ− - Google Patents
ダブルメモリ構成のパルスプログラマ−Info
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- JPH0626305B2 JPH0626305B2 JP61009455A JP945586A JPH0626305B2 JP H0626305 B2 JPH0626305 B2 JP H0626305B2 JP 61009455 A JP61009455 A JP 61009455A JP 945586 A JP945586 A JP 945586A JP H0626305 B2 JPH0626305 B2 JP H0626305B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数個のパルスシーケンスをプログラマブル
に発生させるダブルメモリ構成のパルスプログラマーに
関するものである。
に発生させるダブルメモリ構成のパルスプログラマーに
関するものである。
第５図は漏パルスシーケンスをプログラマブルに発生さ
せる従来のパルスプログラマーの例を説明するための図
である。
せる従来のパルスプログラマーの例を説明するための図
である。
最近のパルスＦＴ ＮＭＲ（フーリェ変換核磁気共鳴装
置）の応用には、種々のパルスシーケンスを自由に発生
できる機能が要求されている。このような要求に対応し
てパルスシーケンスをプログラマブルに発生させるもの
にパルスプログラマーがある。これは、基本的には第５
図(a)に示すように複数個のパルスシーケンスに対応す
る「１」（或いは「Ｈ」）、「Ｏ」（或いは「Ｌ」）の
データ及び時間幅のデータで構成するプログラムコード
Ａ1、Ａ2、Ａ3、Ａ4、……を時系列に従って順次読み出
し、第５図(b)に示すような複数個のパルスシーケンス
を作り出すものである。
置）の応用には、種々のパルスシーケンスを自由に発生
できる機能が要求されている。このような要求に対応し
てパルスシーケンスをプログラマブルに発生させるもの
にパルスプログラマーがある。これは、基本的には第５
図(a)に示すように複数個のパルスシーケンスに対応す
る「１」（或いは「Ｈ」）、「Ｏ」（或いは「Ｌ」）の
データ及び時間幅のデータで構成するプログラムコード
Ａ1、Ａ2、Ａ3、Ａ4、……を時系列に従って順次読み出
し、第５図(b)に示すような複数個のパルスシーケンス
を作り出すものである。
従来使用されてきたプログラム方式のパルスプログラマ
ーは、高速のＲＡＭ（随時書き込み読み出しメモリ；Ra
ndam Access Memory）に固定的なプログラムコードを貯
えてこれをサイクリックに繰り返し実行する方式か、又
はＦＩＦＯ（先入れ先出し法）を使用してホストのコン
ピュータから必要なプログラムコードを連続して供給す
る方式のものであった。
ーは、高速のＲＡＭ（随時書き込み読み出しメモリ；Ra
ndam Access Memory）に固定的なプログラムコードを貯
えてこれをサイクリックに繰り返し実行する方式か、又
はＦＩＦＯ（先入れ先出し法）を使用してホストのコン
ピュータから必要なプログラムコードを連続して供給す
る方式のものであった。
ところで、上記各従来の方式のうち、前者は、一度ＲＡ
Ｍに貯えられたプログラムコードを単に繰り返し実行す
る方式であるから、ホストコンピュータがパルスプログ
ラマーにプログラムコードをダウンロードした後はホス
トコンピュータの負担は無くなるが、最近の複雑なパル
スシーケンスの発生要求に十分対応できない。また、Ｆ
ＩＦＯを使用して連続的にプログラムコードをホストコ
ンピュータから供給する後者の方式は、種々の複雑なパ
ルスシーケンスに対応できる自由度を有するが、ホスト
コンピュータの負担が大きくなる、という問題があっ
た。
Ｍに貯えられたプログラムコードを単に繰り返し実行す
る方式であるから、ホストコンピュータがパルスプログ
ラマーにプログラムコードをダウンロードした後はホス
トコンピュータの負担は無くなるが、最近の複雑なパル
スシーケンスの発生要求に十分対応できない。また、Ｆ
ＩＦＯを使用して連続的にプログラムコードをホストコ
ンピュータから供給する後者の方式は、種々の複雑なパ
ルスシーケンスに対応できる自由度を有するが、ホスト
コンピュータの負担が大きくなる、という問題があっ
た。
さらには、本件出願人により、高速のＲＡＭをリングバ
ッファ構成で使用し、マイクロプロセッサにより予め用
意されたテーブルをリングバッファに各サイクル毎に転
送し無限にステップを実行する方式が別途提案されてい
る。しかし、この方式も種々の複雑なパルスシーケンス
に対応できる自由度を有するが、パルスシーケンス実行
中に次々に次のサイクルのプログラムコードを転送する
必要があることから、プログラムコードの転送に要する
時間より短い時間でサイクルを繰り返し実行することが
できないという制約がある。そのため、高速化に対応で
きないという問題が生じる。
ッファ構成で使用し、マイクロプロセッサにより予め用
意されたテーブルをリングバッファに各サイクル毎に転
送し無限にステップを実行する方式が別途提案されてい
る。しかし、この方式も種々の複雑なパルスシーケンス
に対応できる自由度を有するが、パルスシーケンス実行
中に次々に次のサイクルのプログラムコードを転送する
必要があることから、プログラムコードの転送に要する
時間より短い時間でサイクルを繰り返し実行することが
できないという制約がある。そのため、高速化に対応で
きないという問題が生じる。
本発明は、上記の問題点を解決するものであって、任意
のパルスシーケンスを発生することができ、ホストコン
ピュータの負担の軽減を図ることができるダブルメモリ
構成のパルスプログラマーを提供することを目的とする
ものである。
のパルスシーケンスを発生することができ、ホストコン
ピュータの負担の軽減を図ることができるダブルメモリ
構成のパルスプログラマーを提供することを目的とする
ものである。
そのために本発明のダブルメモリ構成のパルスプログラ
マーは、出力状態と時間幅のデータからなるプログラム
コードがシーケンシャルに配列されたパルスシーケンス
コードをシーケンス実行メモリに格納し、該シーケンス
実行メモリの読み出しアドレスをコントロールして複数
個のパルスシーケンスをプログラムマブルに発生させる
ダブルメモリ構成のパルスプログラマーであって、パル
スシーケンスコードの変数部の更新内容を格納するテー
ブル、及び１サイクル単位のパルスシーケンスコードを
格納する２個のシーケンス実行メモリを備え、テーブル
に従って一方のシーケンス実行メモリによりパルスシー
ケンスを発生している間に他方のシーケンス実行メモリ
の変数部の更新を行い、２個のシーケンス実行メモリを
切り換えてパルスシーケンスを発生させることを特徴と
するものである。
マーは、出力状態と時間幅のデータからなるプログラム
コードがシーケンシャルに配列されたパルスシーケンス
コードをシーケンス実行メモリに格納し、該シーケンス
実行メモリの読み出しアドレスをコントロールして複数
個のパルスシーケンスをプログラムマブルに発生させる
ダブルメモリ構成のパルスプログラマーであって、パル
スシーケンスコードの変数部の更新内容を格納するテー
ブル、及び１サイクル単位のパルスシーケンスコードを
格納する２個のシーケンス実行メモリを備え、テーブル
に従って一方のシーケンス実行メモリによりパルスシー
ケンスを発生している間に他方のシーケンス実行メモリ
の変数部の更新を行い、２個のシーケンス実行メモリを
切り換えてパルスシーケンスを発生させることを特徴と
するものである。
本発明のダブルメモリ構成のパルスプログラマーでは、
一方のシーケンス実行メモリから順次プログラムコード
を読み出して１サイクルのパルスシーケンスを発生させ
ると共にテーブルに従って他方のシーケンス実行メモリ
のパルスシーケンスコードの変数部を更新し、次いで他
方のシーケンス実行メモリから順次プログラムコードを
読み出して次のサイクルのパルスシーケンスを発生させ
ると共にテーブルに従って一方のシーケンス実行メモリ
のパルスシーケンスコードの変数部を更新する。このよ
うに２個のシーケンス実行メモリを使って交互に切り換
えながら、一方のシーケンス実行メモリによるパルスシ
ーケンスの発生中に他方のシーケンス実行メモリの変数
部を更新するので、サイクルの繰り返し時間の短縮にも
対応でき、無限にパルスシーケンスを発生させることが
できる。
一方のシーケンス実行メモリから順次プログラムコード
を読み出して１サイクルのパルスシーケンスを発生させ
ると共にテーブルに従って他方のシーケンス実行メモリ
のパルスシーケンスコードの変数部を更新し、次いで他
方のシーケンス実行メモリから順次プログラムコードを
読み出して次のサイクルのパルスシーケンスを発生させ
ると共にテーブルに従って一方のシーケンス実行メモリ
のパルスシーケンスコードの変数部を更新する。このよ
うに２個のシーケンス実行メモリを使って交互に切り換
えながら、一方のシーケンス実行メモリによるパルスシ
ーケンスの発生中に他方のシーケンス実行メモリの変数
部を更新するので、サイクルの繰り返し時間の短縮にも
対応でき、無限にパルスシーケンスを発生させることが
できる。
以下、実施例を図面を参照しつつ説明する。
第１図は本発明に係るダブルメモリ構成のパルスプログ
ラマーの１実施例を説明するためのブロック図、第２図
はシーケンス実行メモリに格納されるプログラムコード
の内容を説明するための図、第３図は第２図に示すプロ
グラムコードの実行シーケンスを説明するための図、第
４図はプログラムコードの転送処理を説明するための図
である。図中、１はＭＰＵ（マイクロプロセッサ）、２
はＩ／Ｏインターフェース、３はメモリ、４ａと４ｂは
シーケンス実行メモリ、５はアドレスシーケンサ、６は
ステートレジスタ、７はタイムレジスタ、８はインスト
ラクション解読／制御回路、９はタイミングロジック、
１０はバッファ、１１はゲートを示す。
ラマーの１実施例を説明するためのブロック図、第２図
はシーケンス実行メモリに格納されるプログラムコード
の内容を説明するための図、第３図は第２図に示すプロ
グラムコードの実行シーケンスを説明するための図、第
４図はプログラムコードの転送処理を説明するための図
である。図中、１はＭＰＵ（マイクロプロセッサ）、２
はＩ／Ｏインターフェース、３はメモリ、４ａと４ｂは
シーケンス実行メモリ、５はアドレスシーケンサ、６は
ステートレジスタ、７はタイムレジスタ、８はインスト
ラクション解読／制御回路、９はタイミングロジック、
１０はバッファ、１１はゲートを示す。
本発明に係るダブルレメモリ構成のパルスプログラマー
は、第１図に示すように全体のコントロールを行うため
のＭＰＵ１、ホストコンピュータからパルスシーケンス
を受け取るためのＩ／Ｏインターフェース２、パルスシ
ーケンステーブルを保存するメモリ３、パルスシーケン
スを貯えて与えられたアドレスの順序で与えられた時間
ＯＮ／ＯＦＦ状態を出力する２つのパルスシーケンス実
行メモリ４ａと４ｂ、パルスシーケンス実行メモリ４ａ
と４ｂのアドレスをコントロールするアドレスシーケン
サ５、パルスシーケンス実行メモリ４ａと４ｂのステー
トデータを一時的に貯えるステートレジスタ６、パルス
シーケンス実行メモリ４ａと４ｂの他の出力であるタイ
ムデータを一時的に貯えるタイムレジスタ７、与えられ
たタイムデータをベースクロック（時間の基準を与える
基本クロック）でカウントし、時間のタイミングを与え
るタイミングロジック９、ステートレジスタ６の出力の
インストラクション部を解読し、パルスシーケンスのル
ープをコントロールするインストラクション解読／制御
回路８、及びステートレジスタ６の出力を外部へ取り出
すためのバッファ１０からなる。また、ゲート１１は、
ＭＰＵ１及びそのメモリ３、Ｉ／Ｏインターフェース２
等とパルスシーケンス実行メモリ４ａと４ｂとの間のバ
スコントロールを行うものであり、ＭＰＵ１がシーケン
スコードをシーケンス実行メモリ４ａと４ｂへ転送する
ときにオンとなり、シーケンス実行メモリ４ａと４ｂが
高速でパルスシーケンスを実行中にはオフとなって、パ
ルスシーケンス発生回路であるシーケンス実行メモリ４
ａと４ｂとタイムレジスタ７及びステートレジスタ６を
ＭＰＵ１から完全に切り離す機能を持つものである。こ
れらの切り換え条件の判断は、インストラクション解読
／制御回路８における解読、制御の内容に基づいて行わ
れる。
は、第１図に示すように全体のコントロールを行うため
のＭＰＵ１、ホストコンピュータからパルスシーケンス
を受け取るためのＩ／Ｏインターフェース２、パルスシ
ーケンステーブルを保存するメモリ３、パルスシーケン
スを貯えて与えられたアドレスの順序で与えられた時間
ＯＮ／ＯＦＦ状態を出力する２つのパルスシーケンス実
行メモリ４ａと４ｂ、パルスシーケンス実行メモリ４ａ
と４ｂのアドレスをコントロールするアドレスシーケン
サ５、パルスシーケンス実行メモリ４ａと４ｂのステー
トデータを一時的に貯えるステートレジスタ６、パルス
シーケンス実行メモリ４ａと４ｂの他の出力であるタイ
ムデータを一時的に貯えるタイムレジスタ７、与えられ
たタイムデータをベースクロック（時間の基準を与える
基本クロック）でカウントし、時間のタイミングを与え
るタイミングロジック９、ステートレジスタ６の出力の
インストラクション部を解読し、パルスシーケンスのル
ープをコントロールするインストラクション解読／制御
回路８、及びステートレジスタ６の出力を外部へ取り出
すためのバッファ１０からなる。また、ゲート１１は、
ＭＰＵ１及びそのメモリ３、Ｉ／Ｏインターフェース２
等とパルスシーケンス実行メモリ４ａと４ｂとの間のバ
スコントロールを行うものであり、ＭＰＵ１がシーケン
スコードをシーケンス実行メモリ４ａと４ｂへ転送する
ときにオンとなり、シーケンス実行メモリ４ａと４ｂが
高速でパルスシーケンスを実行中にはオフとなって、パ
ルスシーケンス発生回路であるシーケンス実行メモリ４
ａと４ｂとタイムレジスタ７及びステートレジスタ６を
ＭＰＵ１から完全に切り離す機能を持つものである。こ
れらの切り換え条件の判断は、インストラクション解読
／制御回路８における解読、制御の内容に基づいて行わ
れる。
パルスシーケンス実行メモリ４ａと４ｂには、第２図に
示すように３２ビットのステートデータと３２ビットの
タイムデータからなるプログラムコードがシーケンシャ
ルに格納される。今、この一つひとつのペアをｔ−ステ
ートと呼ぶことにすると、各々のｔ−ステイトは、アド
レスＡ、Ａ＋１、Ａ＋２、……で順序付けられ、ステー
トデータとタイムデータにより或る時間の出力状態（ス
テート）と時間幅（タイム）を決定するものである。従
って、パルスシーケンス実行メモリ４ａ、４ｂのアドレ
スを進めることによってステートデータがステートレジ
スタ６に、タイムデータがタイムレジスタ７にそれぞれ
保持され、パルスシーケンスが第３図に示す→→
のように発生される。このとき、アドレスシーケンサ５
は、２つのシーケンス実行メモリ４ａと４ｂの切り換え
とアドレスのコントロールを行う。このパルスシーケン
スのコントロールを行うためステートの中の２ビットが
インストラクションビットとして使用される。このイン
ストラクションビットには、例えば「ＳＴＡＴＥ」、
「ＬＯＯＰ」「ＪＮＺ」、「ＪＭＰ」からなる４つのイ
ンストラクションが用意される。そのうち「ＳＴＡＴ
Ｅ」は時間と出力状態を決めるためのインストラクショ
ンとして使用され、「ＬＯＯＰ」「ＪＮＺ」はパルスシ
ーケンスのループをコントロールするためのインストラ
クションとして使用され、「ＪＭＰ」は無条件にジャン
プするインストラクションとして使用される。従って、
「ＳＴＡＴＥ」以外のタイムにはｔ＝０が選定される。
このようにパルスシーケンスは、これら４つのインスト
ラクションを使用して作られる。また、「ＳＴＡＴＥ」
インストラクションの１ビットは、後述する「ＩＲＴ」
ビットとして使用される。これらは、インストラクショ
ン解読／制御回路８において解読され、その内容に従っ
てインストラクション解読／制御回路８からＣＰＵ１へ
の割り込みが行われる。なお、第３図に示すＯＢＳはオ
ブザベーションを意味し、ＧＡＴＥでは観察するための
核スピンを励起するパルス発生ステップを指示し、ＲＣ
Ｖでは観測を行うステップを指示し、ｐｈでは２ビット
を使ってパルス位相を指示している。図示の例の場合に
は、Ａ＋１のステップでは９０゜、Ａ＋３のステップで
は２７０゜となる。
示すように３２ビットのステートデータと３２ビットの
タイムデータからなるプログラムコードがシーケンシャ
ルに格納される。今、この一つひとつのペアをｔ−ステ
ートと呼ぶことにすると、各々のｔ−ステイトは、アド
レスＡ、Ａ＋１、Ａ＋２、……で順序付けられ、ステー
トデータとタイムデータにより或る時間の出力状態（ス
テート）と時間幅（タイム）を決定するものである。従
って、パルスシーケンス実行メモリ４ａ、４ｂのアドレ
スを進めることによってステートデータがステートレジ
スタ６に、タイムデータがタイムレジスタ７にそれぞれ
保持され、パルスシーケンスが第３図に示す→→
のように発生される。このとき、アドレスシーケンサ５
は、２つのシーケンス実行メモリ４ａと４ｂの切り換え
とアドレスのコントロールを行う。このパルスシーケン
スのコントロールを行うためステートの中の２ビットが
インストラクションビットとして使用される。このイン
ストラクションビットには、例えば「ＳＴＡＴＥ」、
「ＬＯＯＰ」「ＪＮＺ」、「ＪＭＰ」からなる４つのイ
ンストラクションが用意される。そのうち「ＳＴＡＴ
Ｅ」は時間と出力状態を決めるためのインストラクショ
ンとして使用され、「ＬＯＯＰ」「ＪＮＺ」はパルスシ
ーケンスのループをコントロールするためのインストラ
クションとして使用され、「ＪＭＰ」は無条件にジャン
プするインストラクションとして使用される。従って、
「ＳＴＡＴＥ」以外のタイムにはｔ＝０が選定される。
このようにパルスシーケンスは、これら４つのインスト
ラクションを使用して作られる。また、「ＳＴＡＴＥ」
インストラクションの１ビットは、後述する「ＩＲＴ」
ビットとして使用される。これらは、インストラクショ
ン解読／制御回路８において解読され、その内容に従っ
てインストラクション解読／制御回路８からＣＰＵ１へ
の割り込みが行われる。なお、第３図に示すＯＢＳはオ
ブザベーションを意味し、ＧＡＴＥでは観察するための
核スピンを励起するパルス発生ステップを指示し、ＲＣ
Ｖでは観測を行うステップを指示し、ｐｈでは２ビット
を使ってパルス位相を指示している。図示の例の場合に
は、Ａ＋１のステップでは９０゜、Ａ＋３のステップで
は２７０゜となる。
次に、本発明に係るダブルメモリ構成のパルスプログラ
マーの動作を第１図及び第３図を使用して説明する。ま
ず、スタートする前にシーケンス実行メモリ４ａと４ｂ
には、全く同じシーケンスサイクルのプログラムデータ
が格納される。同時にメモリ３の変換テーブルには予め
パルスシーケンスのサイクル毎に異なるステート変数又
は時間変数が用意される。そこで、プログラマーをスタ
ートすると、アドレスシーケンサ５のアドレスコントロ
ールによりシーケンス実行メモリ４ａのプログラムデー
タを読み出し、ステートデータをステートレジスタ６
に、タイムデータをタイムレジスタ７にそれぞれ保持す
る。そしてステートレジスタ６に保持されたステートデ
ータがバッファ１０を通してアウトプットされる。タイ
ミングロジック９は、タイムレジスタ７に保持されたタ
イムデータに従って基本クロックをカウントし、インス
トラクション解読／制御回路８に時間情報を通知する。
インストラクション解読／制御回路８は、ステートレジ
スタ６に保持されたステートデータ（又はシーケンス実
行メモリ４ａ、４ｂのインストラクションビット）を解
読し、「ＳＴＡＴＥ」インストラクションの場合には、
「ＩＲＴ」ビットのチェック、タイミングロジック９か
らの時間情報の監視を行い、アドレスシーケンサ５への
制御信号やＭＰＵ１への割り込み信号を発行する。ま
た、「ＳＴＡＴＥ」以外のインストラクションの場合に
は、その内容に応じてアドレスシーケンサ５への制御信
号を発行する。アドレスシーケンサ５は、このようなイ
ンストラクション解読／制御回路８からの制御信号に従
ってアドレスの更新、ジャンプその他のアドレスコント
ロールを行う。例えばタイミングロジック９では、タイ
ムデータをカウント値としてセットし、これを基本クロ
ックでカウントダウンして「０」でインストラクション
解読／制御回路８がアドレスシーケンサ５にアドレス更
新の制御信号を送出する。
マーの動作を第１図及び第３図を使用して説明する。ま
ず、スタートする前にシーケンス実行メモリ４ａと４ｂ
には、全く同じシーケンスサイクルのプログラムデータ
が格納される。同時にメモリ３の変換テーブルには予め
パルスシーケンスのサイクル毎に異なるステート変数又
は時間変数が用意される。そこで、プログラマーをスタ
ートすると、アドレスシーケンサ５のアドレスコントロ
ールによりシーケンス実行メモリ４ａのプログラムデー
タを読み出し、ステートデータをステートレジスタ６
に、タイムデータをタイムレジスタ７にそれぞれ保持す
る。そしてステートレジスタ６に保持されたステートデ
ータがバッファ１０を通してアウトプットされる。タイ
ミングロジック９は、タイムレジスタ７に保持されたタ
イムデータに従って基本クロックをカウントし、インス
トラクション解読／制御回路８に時間情報を通知する。
インストラクション解読／制御回路８は、ステートレジ
スタ６に保持されたステートデータ（又はシーケンス実
行メモリ４ａ、４ｂのインストラクションビット）を解
読し、「ＳＴＡＴＥ」インストラクションの場合には、
「ＩＲＴ」ビットのチェック、タイミングロジック９か
らの時間情報の監視を行い、アドレスシーケンサ５への
制御信号やＭＰＵ１への割り込み信号を発行する。ま
た、「ＳＴＡＴＥ」以外のインストラクションの場合に
は、その内容に応じてアドレスシーケンサ５への制御信
号を発行する。アドレスシーケンサ５は、このようなイ
ンストラクション解読／制御回路８からの制御信号に従
ってアドレスの更新、ジャンプその他のアドレスコント
ロールを行う。例えばタイミングロジック９では、タイ
ムデータをカウント値としてセットし、これを基本クロ
ックでカウントダウンして「０」でインストラクション
解読／制御回路８がアドレスシーケンサ５にアドレス更
新の制御信号を送出する。
先に述べたように「ＳＴＡＴＥ」インストラクションの
１ビットは、ＭＰＵ１への「ＩＲＴ」ビットとして使用
され、パルスシーケンスの一つのサイクルの最初の「Ｓ
ＴＡＴＥ」インストラクションの「ＩＲＴ」ビットは必
ずセットされている。従って、このインストラクション
が実行されると、ＭＰＵ１に割り込みが発生する。ＭＰ
Ｕ１は、この割り込みを受けると、インタラプト処理プ
ログラムを実行し、パルスシーケンスの発生に使用され
ていない一方のシーケンス実行メモリに対してその変数
部分のみをメモリ３のテーブルから転送する。従って、
この転送は、もう一方のシーケンス実行メモリによるパ
ルスシーケンスの発生と全く並行して行われ、「ＩＲ
Ｔ」ビットのセットされた「ＳＴＡＴＥ」インストラク
ションが実行されると、その瞬間に開始し、ＭＰＵ１に
よるシーケンス実行メモリへのサイクルスチールによっ
て行われる。この制御は、ゲート１１によって行われ
る。即ち、「ＳＴＡＴＥ」インストラクションがステー
トレジスタ６とタイムレジスタ７にセットされてからゲ
ート１１が開かれ、タイミングロジック９のカウント値
が「０」に達するｎカウント前にＭＰＵ１がサイクルス
チールを中断するための信号を発生する。このｎカウン
トの間にＭＰＵ１は実行中のインストラクションを完了
し、転送を中断してシーケンス実行メモリに制御を渡
す。このようにパルスシーケンスの最初のステートの
「ＩＲＴ」ビットをセット（オン）しておくことによっ
て、一方のシーケンス実行メモリによるパルスシーケン
スの発生を開始すると同時に他方への変数転送を開始す
る。その結果２つのシーケンス実行メモリを上述の方法
で交互に繰り返すことによって、第４図に示す→→
→→……のようにステート又は時間変数を交互に
連続して変えながら無限にパルスシーケンスを発生させ
てゆくことができる。
１ビットは、ＭＰＵ１への「ＩＲＴ」ビットとして使用
され、パルスシーケンスの一つのサイクルの最初の「Ｓ
ＴＡＴＥ」インストラクションの「ＩＲＴ」ビットは必
ずセットされている。従って、このインストラクション
が実行されると、ＭＰＵ１に割り込みが発生する。ＭＰ
Ｕ１は、この割り込みを受けると、インタラプト処理プ
ログラムを実行し、パルスシーケンスの発生に使用され
ていない一方のシーケンス実行メモリに対してその変数
部分のみをメモリ３のテーブルから転送する。従って、
この転送は、もう一方のシーケンス実行メモリによるパ
ルスシーケンスの発生と全く並行して行われ、「ＩＲ
Ｔ」ビットのセットされた「ＳＴＡＴＥ」インストラク
ションが実行されると、その瞬間に開始し、ＭＰＵ１に
よるシーケンス実行メモリへのサイクルスチールによっ
て行われる。この制御は、ゲート１１によって行われ
る。即ち、「ＳＴＡＴＥ」インストラクションがステー
トレジスタ６とタイムレジスタ７にセットされてからゲ
ート１１が開かれ、タイミングロジック９のカウント値
が「０」に達するｎカウント前にＭＰＵ１がサイクルス
チールを中断するための信号を発生する。このｎカウン
トの間にＭＰＵ１は実行中のインストラクションを完了
し、転送を中断してシーケンス実行メモリに制御を渡
す。このようにパルスシーケンスの最初のステートの
「ＩＲＴ」ビットをセット（オン）しておくことによっ
て、一方のシーケンス実行メモリによるパルスシーケン
スの発生を開始すると同時に他方への変数転送を開始す
る。その結果２つのシーケンス実行メモリを上述の方法
で交互に繰り返すことによって、第４図に示す→→
→→……のようにステート又は時間変数を交互に
連続して変えながら無限にパルスシーケンスを発生させ
てゆくことができる。
なお、上述した如くパルスシーケンスの最初の「ＳＴＡ
ＴＥ」インストラクションの「ＩＲＴ」ビットがセット
されている場合には、シーケンス実行開始後直ちに他方
のシーケンス実行メモリへの変数転送を開始する方式と
なるが、パルスシーケンスの最後の「ＳＴＡＴＥ」イン
ストラクションの「ＩＲＴ」ビットをセットしてもよ
い。この場合には、シーケンス実行開始前に両方のシー
ケンス実行メモリが転送完了しており、最初のシーケン
ス実行メモリの最後の「ＳＴＡＴＥ」インストラクショ
ン実行時にそのシーケンス実行メモリへの変数転送を行
う方式となる。
ＴＥ」インストラクションの「ＩＲＴ」ビットがセット
されている場合には、シーケンス実行開始後直ちに他方
のシーケンス実行メモリへの変数転送を開始する方式と
なるが、パルスシーケンスの最後の「ＳＴＡＴＥ」イン
ストラクションの「ＩＲＴ」ビットをセットしてもよ
い。この場合には、シーケンス実行開始前に両方のシー
ケンス実行メモリが転送完了しており、最初のシーケン
ス実行メモリの最後の「ＳＴＡＴＥ」インストラクショ
ン実行時にそのシーケンス実行メモリへの変数転送を行
う方式となる。
以上の説明から明らかなように、本発明によれば、ＭＰ
Ｕがインストラクション解読／制御回路からの割り込み
を受け、予め用意されたパルスシーケンスコードの変数
部をテーブル格納メモリからシーケンス実行メモリに連
続的に供給するので、ほとんど無限のステップのパルス
シーケンスの発生が可能となる。また、シーケンス実行
メモリを２個用意し、予め各々のシーケンス実行メモリ
にシーケンスサイクルをコピーしておきパルスシーケン
スの各サイクル毎に異なる変数部分のみを交互に更新す
ると同時に他のシーケンス実行メモリでパルスシーケン
スを発生させるので、サイクルの繰り返し時間を大幅に
短縮することができる。
Ｕがインストラクション解読／制御回路からの割り込み
を受け、予め用意されたパルスシーケンスコードの変数
部をテーブル格納メモリからシーケンス実行メモリに連
続的に供給するので、ほとんど無限のステップのパルス
シーケンスの発生が可能となる。また、シーケンス実行
メモリを２個用意し、予め各々のシーケンス実行メモリ
にシーケンスサイクルをコピーしておきパルスシーケン
スの各サイクル毎に異なる変数部分のみを交互に更新す
ると同時に他のシーケンス実行メモリでパルスシーケン
スを発生させるので、サイクルの繰り返し時間を大幅に
短縮することができる。
第１図は本発明に係るダブルメモリ構成のパルスプログ
ラマーの１実施例を説明するためのブロック図、第２図
はシーケンス実行メモリに格納されるプログラムコード
の内容を説明するための図、第３図は第２図に示すプロ
グラムコードの実行シーケンスを説明するための図、第
４図はプログラムコードの転送処理を説明するための
図、第５図はパルス系列をプログラマブルに発生させる
従来のパルスプログラマーの例を説明するための図であ
る。 １……ＭＰＵ（マイクロプロセッサ）、２……Ｉ／Ｏイ
ンターフェース、３……メモリ、４ａ、４ｂ……シーケ
ンス実行メモリ、５……アドレスシーケンサ、６……ス
テートレジスタ、７……タイムレジスタ、８……インス
トラクション解読／制御回路、９……タイミングロジッ
ク、１０……バッファロジック、１１……ゲート。
ラマーの１実施例を説明するためのブロック図、第２図
はシーケンス実行メモリに格納されるプログラムコード
の内容を説明するための図、第３図は第２図に示すプロ
グラムコードの実行シーケンスを説明するための図、第
４図はプログラムコードの転送処理を説明するための
図、第５図はパルス系列をプログラマブルに発生させる
従来のパルスプログラマーの例を説明するための図であ
る。 １……ＭＰＵ（マイクロプロセッサ）、２……Ｉ／Ｏイ
ンターフェース、３……メモリ、４ａ、４ｂ……シーケ
ンス実行メモリ、５……アドレスシーケンサ、６……ス
テートレジスタ、７……タイムレジスタ、８……インス
トラクション解読／制御回路、９……タイミングロジッ
ク、１０……バッファロジック、１１……ゲート。
Claims (4)
- 【請求項１】出力状態と時間幅のデータからなるプログ
ラムコードがシーケンシャルに配列されたパルスシーケ
ンスコードをシーケンス実行メモリに格納し、該シーケ
ンス実行メモリの読み出しアドレスをコントロールして
複数個のパルスシーケンスをプログラマブルに発生させ
るダブルメモリ構成のパルスプログラマーであって、パ
ルスシーケンスコードの変数部の更新内容を格納するテ
ーブル、及び１サイクル単位のパルスシーケンスコード
を格納する２個のシーケンス実行メモリを備え、テーブ
ルに従って一方のシーケンス実行メモリによりパルスシ
ーケンスを発生している間に他方のシーケンス実行メモ
リの変数部の更新を行い、２個のシーケンス実行メモリ
を切り換えてパルスシーケンスを発生させることを特徴
とするダブルメモリ構成のパルスプログラマー。 - 【請求項２】各シーケンス実行メモリの各プログラムコ
ードにフラグビットを設け、プログラムコード実行の際
にフラグビットを調べ、フラグビットがセットされてい
ることを条件にシーケンス実行メモリの変数部の更新を
行うことを特徴とする特許請求の範囲第１項記載のダブ
ルメモリ構成のパルスプログラマー。 - 【請求項３】各シーケンス実行メモリの最初のプログラ
ムコードのフラグビットをセットしておくことを特徴と
する特許請求の範囲第２項記載のダブルメモリ構成のパ
ルスプログラマー。 - 【請求項４】各シーケンス実行メモリの最後のプログラ
ムコードのフラグビットをセットしておくことを特徴と
する特許請求の範囲第２項記載のダブルメモリ構成のパ
ルスプログラマー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009455A JPH0626305B2 (ja) | 1986-01-20 | 1986-01-20 | ダブルメモリ構成のパルスプログラマ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009455A JPH0626305B2 (ja) | 1986-01-20 | 1986-01-20 | ダブルメモリ構成のパルスプログラマ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62168417A JPS62168417A (ja) | 1987-07-24 |
| JPH0626305B2 true JPH0626305B2 (ja) | 1994-04-06 |
Family
ID=11720764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61009455A Expired - Lifetime JPH0626305B2 (ja) | 1986-01-20 | 1986-01-20 | ダブルメモリ構成のパルスプログラマ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626305B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4663589B2 (ja) * | 2006-06-12 | 2011-04-06 | 株式会社日立製作所 | パルスシーケンス制御方法及び装置並びに核磁気共鳴装置及び電子スピン共鳴装置 |
| JP6268402B2 (ja) * | 2014-07-24 | 2018-01-31 | 日本電子株式会社 | 磁気共鳴測定装置 |
| DE102020201441A1 (de) * | 2020-02-06 | 2021-08-12 | Infineon Technologies Ag | Aktualisieren eines Standardschaltpegels |
-
1986
- 1986-01-20 JP JP61009455A patent/JPH0626305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62168417A (ja) | 1987-07-24 |
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