JPH0536275Y2 - - Google Patents
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- Publication number
- JPH0536275Y2 JPH0536275Y2 JP1988159576U JP15957688U JPH0536275Y2 JP H0536275 Y2 JPH0536275 Y2 JP H0536275Y2 JP 1988159576 U JP1988159576 U JP 1988159576U JP 15957688 U JP15957688 U JP 15957688U JP H0536275 Y2 JPH0536275 Y2 JP H0536275Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- conductor
- package
- semiconductor
- soldered
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
(a) 考案の技術分野
本考案は半導体装置、特に高密度実装が可能な
半導体装置の実装構造に関する。
半導体装置の実装構造に関する。
(b) 従来技術と問題点
近年、ICやLSIなどの半導体集積回路を収容す
る容器としてリードレスパツケージが用いられて
いる。このパツケージは通常の外部リードを有す
る型のパツケージと同じく内部にICチツプを収
納してワイヤーボンデングされている。そのた
め、汎用化された組立法を採ることができ、且つ
外部リードの代わりに接続用の導体パツドが設け
られてコンパクトな構造となつており、別名をチ
ツプキヤリヤと呼ばれている。
る容器としてリードレスパツケージが用いられて
いる。このパツケージは通常の外部リードを有す
る型のパツケージと同じく内部にICチツプを収
納してワイヤーボンデングされている。そのた
め、汎用化された組立法を採ることができ、且つ
外部リードの代わりに接続用の導体パツドが設け
られてコンパクトな構造となつており、別名をチ
ツプキヤリヤと呼ばれている。
従つて、このようなパツケージは回路基板（プ
リント基板）上で他のパツケージより一層高密度
実装することができ、そのために重宝がられて各
方面で利用が活発化している構造である。
リント基板）上で他のパツケージより一層高密度
実装することができ、そのために重宝がられて各
方面で利用が活発化している構造である。
第１図はこのパツケージ１を回路基板２に装着
した一実施例の構造断面図を示しており、１１は
ICチツプ、１２は導体パツド、１３はキヤツプ、
１４は放熱板で、本例は発熱量の大きいICの構
造を示したものである。また、第２図は第１図に
示すパツケージ１の回路基板２側から見た平面図
を示しており、図示のように多数の導体パツド１
２が設けられていて、パツド数は例えばLSIでは
200〜300個にも及ぶ多数個となる。このようなリ
ードレスパツケージは、第１図に示すように回路
基板２に設けられた接続用電極２１とパツケージ
１の導体パツド１２とが半田３（半田の厚みは約
50μｍ）で接合され、回路基板に装着される。
した一実施例の構造断面図を示しており、１１は
ICチツプ、１２は導体パツド、１３はキヤツプ、
１４は放熱板で、本例は発熱量の大きいICの構
造を示したものである。また、第２図は第１図に
示すパツケージ１の回路基板２側から見た平面図
を示しており、図示のように多数の導体パツド１
２が設けられていて、パツド数は例えばLSIでは
200〜300個にも及ぶ多数個となる。このようなリ
ードレスパツケージは、第１図に示すように回路
基板２に設けられた接続用電極２１とパツケージ
１の導体パツド１２とが半田３（半田の厚みは約
50μｍ）で接合され、回路基板に装着される。
ところで、第１図のように装着すると、回路の
動作中に熱シヨツクが加わつた場合に、半田接合
部分で欠損が生じることがある。欠損とは半田３
にクラツクが入つて外れたり、あるいは回路基板
２から接続用電極２１が剥離したりすることで、
かような欠損は、回路基板２に形成された電子回
路の動作を不能にする致命傷になることは言うま
でもない。この欠損の主因は回路基板２がエポキ
シやポリイミドなどの有機樹脂製であつて熱膨脹
率が大きく、一方のパツケージ１はセラミツク製
で熱膨脹率が小さいため、半田接合部分にストレ
ス（歪）が加わつて破壊されるものである。
動作中に熱シヨツクが加わつた場合に、半田接合
部分で欠損が生じることがある。欠損とは半田３
にクラツクが入つて外れたり、あるいは回路基板
２から接続用電極２１が剥離したりすることで、
かような欠損は、回路基板２に形成された電子回
路の動作を不能にする致命傷になることは言うま
でもない。この欠損の主因は回路基板２がエポキ
シやポリイミドなどの有機樹脂製であつて熱膨脹
率が大きく、一方のパツケージ１はセラミツク製
で熱膨脹率が小さいため、半田接合部分にストレ
ス（歪）が加わつて破壊されるものである。
なお、パツケージの裏面に多数の端子ピンが植
設されている半導体パツケージが例えば特開昭58
−16552号公報において開示されているが、この
実装構造は特開昭58−16552号公報にも記載され
ているように、プリント板の穴に、パツケージ裏
面の端子ピンを挿入して半田付けするものであ
る。この場合端子ピンをプリント板に設けられた
穴に半田付け固定されてしまうので前記第１図の
構造の場合と同様の問題が発生する。
設されている半導体パツケージが例えば特開昭58
−16552号公報において開示されているが、この
実装構造は特開昭58−16552号公報にも記載され
ているように、プリント板の穴に、パツケージ裏
面の端子ピンを挿入して半田付けするものであ
る。この場合端子ピンをプリント板に設けられた
穴に半田付け固定されてしまうので前記第１図の
構造の場合と同様の問題が発生する。
この場合、回路基板２をパツケージ１と同じ材
質のセラミツク基板にすれば、ストレスがなくな
つて破壊されないが、セラミツク基板は誘電率が
高い為に電子回路の動作を遅延させる悪影響があ
つて好ましくなく、特殊な場合を除いてはセラミ
ツク基板は殆ど用いられない。
質のセラミツク基板にすれば、ストレスがなくな
つて破壊されないが、セラミツク基板は誘電率が
高い為に電子回路の動作を遅延させる悪影響があ
つて好ましくなく、特殊な場合を除いてはセラミ
ツク基板は殆ど用いられない。
(c) 考案の目的
本考案は上記の問題点を解消させるための半導
体実装回路装置を提案するものである。
体実装回路装置を提案するものである。
(d) 考案の構成
上記本考案の目的は、半導体素子を収容した半
導体パツケージと、複数個の接続用電極が表面に
設けられた回路基板と、該半導体パツケージの外
面の該回路基板に対向する部分に設けられた複数
個の導体パツドと、各々バネ性を有し、一端が該
導体パツドに当接して蝋づけされ、他端が該接続
用電極に当接して半田づけされた複数本の導体ピ
ンを有することを特徴とする半導体実装回路装置
によつて達成される。
導体パツケージと、複数個の接続用電極が表面に
設けられた回路基板と、該半導体パツケージの外
面の該回路基板に対向する部分に設けられた複数
個の導体パツドと、各々バネ性を有し、一端が該
導体パツドに当接して蝋づけされ、他端が該接続
用電極に当接して半田づけされた複数本の導体ピ
ンを有することを特徴とする半導体実装回路装置
によつて達成される。
(e) 考案の実施例
以下、図面を参照して実施例によつて詳細に説
明する。第３図、第４図は本考案にかかる一実施
例の断面図であり、まず第３図に示すようにパツ
ケージ１のすべての導体パツド１２に導体ピン４
を高融点金属で鑞づけしておく。
明する。第３図、第４図は本考案にかかる一実施
例の断面図であり、まず第３図に示すようにパツ
ケージ１のすべての導体パツド１２に導体ピン４
を高融点金属で鑞づけしておく。
かくして、第４図に示すように回路基板２の接
続用電極２１と導体ピン４とを半田づけする。そ
うすれば、回路基板２上の電子回路を動作させた
り中止したりして、加熱と冷却とが繰り返され熱
シヨツクが加わつても、導体パツドと電極との接
続部分で欠損を生じることはなくなる。
続用電極２１と導体ピン４とを半田づけする。そ
うすれば、回路基板２上の電子回路を動作させた
り中止したりして、加熱と冷却とが繰り返され熱
シヨツクが加わつても、導体パツドと電極との接
続部分で欠損を生じることはなくなる。
第５図はその接続部分の拡大図を示している。
パツケージ１の導体パツド１２はセラミツク基板
を積層し焼結する際にメタライズ層として形成さ
れるが、このメタライズ層に導体ピン４を銀鑞５
で鑞づけしておき、表面をニツケルと金で鍍金し
たものとする。そして、導体パツド１２の広さを
0.2〜0.25mm角とすれば、これに長さ0.5〜1.5mm、
直径0.1〜0.2mm程度の導体ピンを鑞づけし、導体
ピンと回路基板２の電極２１とは当接して半田６
で接合する。電極２１は銅層に半田鍍金されたも
のである。また、導体ピン４はコバール、タング
ステン、モリブデンまたは銅合金などのバネ材で
作成される。
パツケージ１の導体パツド１２はセラミツク基板
を積層し焼結する際にメタライズ層として形成さ
れるが、このメタライズ層に導体ピン４を銀鑞５
で鑞づけしておき、表面をニツケルと金で鍍金し
たものとする。そして、導体パツド１２の広さを
0.2〜0.25mm角とすれば、これに長さ0.5〜1.5mm、
直径0.1〜0.2mm程度の導体ピンを鑞づけし、導体
ピンと回路基板２の電極２１とは当接して半田６
で接合する。電極２１は銅層に半田鍍金されたも
のである。また、導体ピン４はコバール、タング
ステン、モリブデンまたは銅合金などのバネ材で
作成される。
半導体パツケージの電極と回路基板の電極間を
接続ピースを介して鑞づけしてストレスを吸収す
る構造が特開昭55−59746号公報に開示されてい
るが、この構造では接続ピースとして球状又はリ
ング状の接続体を使用しており、多数の接続ピー
ス間の間隔を小さくして高密度にするのは困難で
ある。さらに接続ピースは金属片を曲げ加工して
いるので、製作工数や費用が増大する。又半導体
パツケージのリード先端を回路基板の導体パツド
に当接して接続する構造例については特開昭56−
98853号公報に開示されている。しかし、この構
造であるとリード片は板状であり、このリード片
の厚さ方向に対して屈曲が可能であるが、リード
片の幅方向には屈曲しない。従つて、外部との接
続導体本数を増加させるため、上記特開昭56−
98853号公報に記載されている如くパツケージの
周囲側面にリード片を導出する構造にすると、何
れの方向に対してもリード片の柔軟性の効果が失
われてしまう。又、このようなリード片形状であ
ると、多数のリード片間の間隔を小さくして、高
密度にするのは困難である。
接続ピースを介して鑞づけしてストレスを吸収す
る構造が特開昭55−59746号公報に開示されてい
るが、この構造では接続ピースとして球状又はリ
ング状の接続体を使用しており、多数の接続ピー
ス間の間隔を小さくして高密度にするのは困難で
ある。さらに接続ピースは金属片を曲げ加工して
いるので、製作工数や費用が増大する。又半導体
パツケージのリード先端を回路基板の導体パツド
に当接して接続する構造例については特開昭56−
98853号公報に開示されている。しかし、この構
造であるとリード片は板状であり、このリード片
の厚さ方向に対して屈曲が可能であるが、リード
片の幅方向には屈曲しない。従つて、外部との接
続導体本数を増加させるため、上記特開昭56−
98853号公報に記載されている如くパツケージの
周囲側面にリード片を導出する構造にすると、何
れの方向に対してもリード片の柔軟性の効果が失
われてしまう。又、このようなリード片形状であ
ると、多数のリード片間の間隔を小さくして、高
密度にするのは困難である。
一方本考案の構造にすれば、導体ピン４は細線
であり、あらゆる方向に対しバネ性を有してお
り、又導体ピン４は回路基板２上に当接した状態
で鑞づけされているのであらゆる方向に柔軟に屈
曲可能となり、従つてストレスは、このピンで吸
収されるから熱ストレスによる破壊は防止され
る。又細い導体ピンであるので、多数のピン間の
間隔を小さくして、高密度にすることが可能であ
る。
であり、あらゆる方向に対しバネ性を有してお
り、又導体ピン４は回路基板２上に当接した状態
で鑞づけされているのであらゆる方向に柔軟に屈
曲可能となり、従つてストレスは、このピンで吸
収されるから熱ストレスによる破壊は防止され
る。又細い導体ピンであるので、多数のピン間の
間隔を小さくして、高密度にすることが可能であ
る。
この導体ピン４は線材の切断によつて容易に製
作可能であり、従つてストレスの強さに応じて線
材の長さ、径、材質の変更も容易となり、又微小
形状となりうるので導体パツドの数が増大する傾
向にある超LSI等に有効に使用できる。
作可能であり、従つてストレスの強さに応じて線
材の長さ、径、材質の変更も容易となり、又微小
形状となりうるので導体パツドの数が増大する傾
向にある超LSI等に有効に使用できる。
上記の実施例は発熱量の大きいICの例である
が、ロジツク回路用など一般のICは第６図に示
すようなパツケージ裏面全体に導体パツド１２が
設けられており、これに図示のように導体ピン４
を鑞づけした構造、にすれば同様にストレスを除
去して破壊を防止することができる。
が、ロジツク回路用など一般のICは第６図に示
すようなパツケージ裏面全体に導体パツド１２が
設けられており、これに図示のように導体ピン４
を鑞づけした構造、にすれば同様にストレスを除
去して破壊を防止することができる。
(f) 考案の効果
以上の説明から明らかなように、本考案によれ
ばパツケージ外面に形成された導体パツドに導体
ピンを取りつけて熱シヨツクの緩衝帯とするため
に、熱シヨツクにより半田接合部が欠損すること
なく、電子回路の信頼性が向上するものである。
ばパツケージ外面に形成された導体パツドに導体
ピンを取りつけて熱シヨツクの緩衝帯とするため
に、熱シヨツクにより半田接合部が欠損すること
なく、電子回路の信頼性が向上するものである。
第１図は従来のパツケージを回路基板に装着し
た構造断面図例、第２図はそのパツケージの平面
図、第３図は本考案にかかる半導体パツケージの
断面図、第４図は本考案の一実施例による半導体
実装回路装置の断面図、第５図は第４図における
要部拡大図、第６図は本考案の他の実施例による
半導体実装回路装置の断面図を示す。 図中、１はパツケージ、２は回路基板、３，６
は半田、４は導体ピン、５は銀鑞、１２は導体パ
ツド、２１は接続用の電極を示している。
た構造断面図例、第２図はそのパツケージの平面
図、第３図は本考案にかかる半導体パツケージの
断面図、第４図は本考案の一実施例による半導体
実装回路装置の断面図、第５図は第４図における
要部拡大図、第６図は本考案の他の実施例による
半導体実装回路装置の断面図を示す。 図中、１はパツケージ、２は回路基板、３，６
は半田、４は導体ピン、５は銀鑞、１２は導体パ
ツド、２１は接続用の電極を示している。
Claims (1)
- 【実用新案登録請求の範囲】 半導体素子を収容した半導体パツケージと、 複数個の接続用電極が表面に設けられた回路基
板と、 該半導体パツケージの外面の該回路基板に対向
する部分に設けられた複数個の導体パツドと、 各々バネ性を有し、一端が該導体パツドに当接
して鑞づけされ、他端が該接続用電極に当接して
半田づけされた複数本の導体ピンを有することを
特徴とする半導体実装回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988159576U JPH0536275Y2 (ja) | 1988-12-08 | 1988-12-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988159576U JPH0536275Y2 (ja) | 1988-12-08 | 1988-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0189752U JPH0189752U (ja) | 1989-06-13 |
| JPH0536275Y2 true JPH0536275Y2 (ja) | 1993-09-14 |
Family
ID=31440912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988159576U Expired - Lifetime JPH0536275Y2 (ja) | 1988-12-08 | 1988-12-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536275Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016048728A (ja) * | 2014-08-27 | 2016-04-07 | 株式会社村田製作所 | 導電性ポスト、及び、導電性ポストを用いた積層基板の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559746A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Semiconductor device and its mounting circuit device |
| JPS5743452A (en) * | 1980-08-28 | 1982-03-11 | Mitsubishi Electric Corp | Mounting structure for integrated circuit substrate |
| JPS5791586A (en) * | 1980-11-29 | 1982-06-07 | Tokyo Shibaura Electric Co | Hybrid integrated circuit device |
| JPS57121256A (en) * | 1981-01-21 | 1982-07-28 | Hitachi Ltd | Ceramic multilayer wiring structure |
| JPS57181144A (en) * | 1981-05-01 | 1982-11-08 | Toshiba Corp | Semiconductor device |
-
1988
- 1988-12-08 JP JP1988159576U patent/JPH0536275Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0189752U (ja) | 1989-06-13 |
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