JPH0536676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0536676A JPH0536676A JP3190484A JP19048491A JPH0536676A JP H0536676 A JPH0536676 A JP H0536676A JP 3190484 A JP3190484 A JP 3190484A JP 19048491 A JP19048491 A JP 19048491A JP H0536676 A JPH0536676 A JP H0536676A
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- insulating film
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Abstract
(57)【要約】
【目的】バーズビーク長の低減と、チャネルストッパ領
域の調整により、パンチスルー耐圧の向上と、狭チャネ
ル効果を抑制する。 【構成】パターニングした窒化シリコン膜４の側壁にス
ペーサ６を設けチャネルストッパ用不純物をイオン注入
することにより、マスク寸法より内側にチャネルストッ
パ用不純物を注入することができ、また、窒化シリコン
膜４をマスクとして多結晶シリコン膜３をエッチングし
たのちに熱酸化することにより、バーズビーク量の少な
い素子分離酸化膜７が形成される。
域の調整により、パンチスルー耐圧の向上と、狭チャネ
ル効果を抑制する。 【構成】パターニングした窒化シリコン膜４の側壁にス
ペーサ６を設けチャネルストッパ用不純物をイオン注入
することにより、マスク寸法より内側にチャネルストッ
パ用不純物を注入することができ、また、窒化シリコン
膜４をマスクとして多結晶シリコン膜３をエッチングし
たのちに熱酸化することにより、バーズビーク量の少な
い素子分離酸化膜７が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に素子分離領域の形成方法に関する。
に関し、特に素子分離領域の形成方法に関する。
【０００２】
【従来の技術】半導体装置の素子分離技術として、所謂
ＬＯＣＯＳ法や、ＬＯＣＯＳ法で問題となるバーズビー
クを抑制する改良ＬＯＣＯＳ法などが知られている。
ＬＯＣＯＳ法や、ＬＯＣＯＳ法で問題となるバーズビー
クを抑制する改良ＬＯＣＯＳ法などが知られている。
【０００３】図３（ａ）〜（ｃ）は従来の半導体装置の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【０００４】まず、図３（ａ）に示すように、シリコン
基板１の表面に酸化シリコン膜２を形成したのち、酸化
シリコン膜２の上に耐酸化性の高い窒化シリコン膜３を
堆積してパターニングし、チャネルストッパ用不純物と
してホウ素をイオン注入する。
基板１の表面に酸化シリコン膜２を形成したのち、酸化
シリコン膜２の上に耐酸化性の高い窒化シリコン膜３を
堆積してパターニングし、チャネルストッパ用不純物と
してホウ素をイオン注入する。
【０００５】次に、図３（ｂ）に示すように、窒化シリ
コン膜３をマスクとしてシリコン基板１の表面を熱酸化
し、厚い素子分離酸化膜４及びチャネルストッパ領域５
を形成する。
コン膜３をマスクとしてシリコン基板１の表面を熱酸化
し、厚い素子分離酸化膜４及びチャネルストッパ領域５
を形成する。
【０００６】次に、図３（ｃ）に示すように、窒化シリ
コン膜３をエッチング除去する。このＬＯＣＯＳ法は量
産性に優れ、集積回路を製造する上で極めて重要な技術
である。
コン膜３をエッチング除去する。このＬＯＣＯＳ法は量
産性に優れ、集積回路を製造する上で極めて重要な技術
である。
【０００７】一方、改良ＬＯＣＯＳ法は、通常のＬＯＣ
ＯＳ法で問題となる所謂バーズビークの低減を図る目的
で開発されたものである。例えばＳＥＰＯＸ（ｓｅｌｅ
ｃｔｉｖｅ ｐｏｌｙｓｉｌｉｃｏｎ ｏｘｄａｔｉｏ
ｎ）法ではシリコン基板上に熱酸化膜、多結晶シリコン
膜、窒化シリコン膜を順次堆積して形成し窒化シリコン
膜をパターニングしたのち、窒化シリコン膜をマスクと
して選択酸化を行い、素子分離酸化膜を形成する。この
とき、酸素の拡散係数は酸化シリコン膜より多結晶シリ
コン膜の方が小さいため、ＳＥＰＯＸ法では、この多結
晶シリコン膜により酸素の横方向拡散を抑え、バーズビ
ークを大幅に抑制した素子分離領域を形成することがで
きる。
ＯＳ法で問題となる所謂バーズビークの低減を図る目的
で開発されたものである。例えばＳＥＰＯＸ（ｓｅｌｅ
ｃｔｉｖｅ ｐｏｌｙｓｉｌｉｃｏｎ ｏｘｄａｔｉｏ
ｎ）法ではシリコン基板上に熱酸化膜、多結晶シリコン
膜、窒化シリコン膜を順次堆積して形成し窒化シリコン
膜をパターニングしたのち、窒化シリコン膜をマスクと
して選択酸化を行い、素子分離酸化膜を形成する。この
とき、酸素の拡散係数は酸化シリコン膜より多結晶シリ
コン膜の方が小さいため、ＳＥＰＯＸ法では、この多結
晶シリコン膜により酸素の横方向拡散を抑え、バーズビ
ークを大幅に抑制した素子分離領域を形成することがで
きる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法は、サブミクロンルールの半導体
素子を形成する場合に、ＬＯＣＯＳ法では素子分離酸化
膜の横方向への拡がりにより生ずるバーズビークが無視
出来なくなるため、微細化には適さないという問題があ
った。また、改良ＬＯＣＯＳ法、例えばＳＥＰＯＸ法に
おいては、素子分離酸化膜が半導体基板表面より下方向
にあまり入り込まないため、素子分離領域の微細化が進
むと素子分離能力が低下してパンチスルー耐圧が著しく
低下するという問題があった。また、ＬＯＣＯＳ法，Ｓ
ＥＰＯＸ法共にチャネルストッパ用不純物イオンの横方
向拡散によりチャネル領域にチャネルストッパ用不純物
が入り込み、半導体装置の微細化が進むにつれ狭チャネ
ル効果が無視できなくなるという問題があった。
半導体装置の製造方法は、サブミクロンルールの半導体
素子を形成する場合に、ＬＯＣＯＳ法では素子分離酸化
膜の横方向への拡がりにより生ずるバーズビークが無視
出来なくなるため、微細化には適さないという問題があ
った。また、改良ＬＯＣＯＳ法、例えばＳＥＰＯＸ法に
おいては、素子分離酸化膜が半導体基板表面より下方向
にあまり入り込まないため、素子分離領域の微細化が進
むと素子分離能力が低下してパンチスルー耐圧が著しく
低下するという問題があった。また、ＬＯＣＯＳ法，Ｓ
ＥＰＯＸ法共にチャネルストッパ用不純物イオンの横方
向拡散によりチャネル領域にチャネルストッパ用不純物
が入り込み、半導体装置の微細化が進むにつれ狭チャネ
ル効果が無視できなくなるという問題があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面に設けた酸化シリコン膜の
上に多結晶シリコン膜及び耐酸化性絶縁膜を順次堆積し
て形成する工程と、前記耐酸化性絶縁膜を選択的にエッ
チングして開口部を設ける工程と、前記開口部を含む表
面に絶縁膜を堆積した後全面を異方性エッチングして前
記開口部の耐酸化性絶縁膜の側壁にのみ前記絶縁膜を残
してスペーサを形成する工程と、前記耐酸化性絶縁膜及
びスペーサをマスクとして前記半導体基板の表面にチャ
ネルストッパ形成用不純物をイオン注入する工程と、前
記耐酸化性絶縁膜及びスペーサをマスクとして前記多結
晶シリコン膜をエッチングし除去する工程と、前記耐酸
化性絶縁膜をマスクとして前記半導体基板を酸化し素子
分離酸化膜を形成する工程とを含んで構成される。
造方法は、半導体基板の表面に設けた酸化シリコン膜の
上に多結晶シリコン膜及び耐酸化性絶縁膜を順次堆積し
て形成する工程と、前記耐酸化性絶縁膜を選択的にエッ
チングして開口部を設ける工程と、前記開口部を含む表
面に絶縁膜を堆積した後全面を異方性エッチングして前
記開口部の耐酸化性絶縁膜の側壁にのみ前記絶縁膜を残
してスペーサを形成する工程と、前記耐酸化性絶縁膜及
びスペーサをマスクとして前記半導体基板の表面にチャ
ネルストッパ形成用不純物をイオン注入する工程と、前
記耐酸化性絶縁膜及びスペーサをマスクとして前記多結
晶シリコン膜をエッチングし除去する工程と、前記耐酸
化性絶縁膜をマスクとして前記半導体基板を酸化し素子
分離酸化膜を形成する工程とを含んで構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の第１の実施例を説明するための工程順
に示した半導体チップ断面図である。
（ｃ）は本発明の第１の実施例を説明するための工程順
に示した半導体チップ断面図である。
【００１２】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の一主面を熱酸化して酸化シリコン膜２を４
０ｎｍの厚さに形成する。次に酸化シリコン膜２の上に
ＣＶＤ（ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により多結晶シリコン膜３を０．１μｍの
厚さに堆積し、次に、ＣＶＤ法により窒化シリコン膜４
を０．４μｍの厚さに堆積した後フォトレジスト膜５を
塗布してパターニングし、フォトレジスト膜５をマスク
として窒化シリコン膜４を異方性エッチングにより、除
去し、開口部を設ける。
コン基板１の一主面を熱酸化して酸化シリコン膜２を４
０ｎｍの厚さに形成する。次に酸化シリコン膜２の上に
ＣＶＤ（ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により多結晶シリコン膜３を０．１μｍの
厚さに堆積し、次に、ＣＶＤ法により窒化シリコン膜４
を０．４μｍの厚さに堆積した後フォトレジスト膜５を
塗布してパターニングし、フォトレジスト膜５をマスク
として窒化シリコン膜４を異方性エッチングにより、除
去し、開口部を設ける。
【００１３】次に、図１（ｂ）に示すように、フォトレ
ジスト膜５を除去した後、ＣＶＤ法により開口部を含む
表面に酸化シリコン膜を０．１μｍの厚さに堆積した後
全面を異方性エッチングして開口部の窒化シリコン膜４
の側壁にのみ酸化シリコン膜を残してスペーサ６を形成
する。
ジスト膜５を除去した後、ＣＶＤ法により開口部を含む
表面に酸化シリコン膜を０．１μｍの厚さに堆積した後
全面を異方性エッチングして開口部の窒化シリコン膜４
の側壁にのみ酸化シリコン膜を残してスペーサ６を形成
する。
【００１４】次に、図１（ｃ）に示すように、窒化シリ
コン膜４とスペーサ６をマスクとして、チャネルストッ
パ用不純物のホウ素イオンを加速エネルギー１００ｋｅ
Ｖ，ドーズ量１×１０12ｃｍ-2でイオン注入する。
コン膜４とスペーサ６をマスクとして、チャネルストッ
パ用不純物のホウ素イオンを加速エネルギー１００ｋｅ
Ｖ，ドーズ量１×１０12ｃｍ-2でイオン注入する。
【００１５】次に、図２（ａ）に示すように、窒化シリ
コン膜４及びスペーサ６をマスクとして多結晶シリコン
膜３を異方性エッチングし除去する。
コン膜４及びスペーサ６をマスクとして多結晶シリコン
膜３を異方性エッチングし除去する。
【００１６】次に、図２（ｂ）に示すように、スペーサ
６をウェットエッチングにより除去した後、窒化シリコ
ン膜４をマスクとしてシリコン基板１の表面を１０００
℃のスチーム雰囲気中で酸化することにより厚さ０．６
μｍの素子分離酸化膜７を形成する。
６をウェットエッチングにより除去した後、窒化シリコ
ン膜４をマスクとしてシリコン基板１の表面を１０００
℃のスチーム雰囲気中で酸化することにより厚さ０．６
μｍの素子分離酸化膜７を形成する。
【００１７】次に、図２（ｃ）に示すように、窒化シリ
コン膜４及び多結晶シリコン膜３を順次エッチングして
除去する。
コン膜４及び多結晶シリコン膜３を順次エッチングして
除去する。
【００１８】図３（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１９】図３（ａ）に示すように第１の実施例と同
様の工程によりシリコン基板１の一主面上に酸化シリコ
ン膜２を４０ｎｍの厚さに形成し、次いで、厚さ０．１
μｍの多結晶シリコン膜３及び厚さ０．４μｍの窒化シ
リコン膜４を順次堆積した後窒化シリコン膜４を選択的
に異方性エッチングして開口部９を設け、次に、開口部
９を含む表面にＣＶＤ法を用いて窒化シリコン膜を０．
１μｍの厚さに堆積し、全面を異方性エッチングして開
口部９の窒化シリコン膜４の側壁にスペーサ６ａを形成
する。次に、窒化シリコン膜４と、スペーサ６ａをマス
クとしてシリコン基板１の表面にチャネルストッパ用不
純物のホウ素イオンを加速エネルギー１００ｋｅＶ，ド
ーズ量１×１０12ｃｍ-2でイオン注入し、次に、窒化シ
リコン膜４とスペーサ６ａをマスクとして多結晶シリコ
ン膜３を異方性エッチングし除去する。
様の工程によりシリコン基板１の一主面上に酸化シリコ
ン膜２を４０ｎｍの厚さに形成し、次いで、厚さ０．１
μｍの多結晶シリコン膜３及び厚さ０．４μｍの窒化シ
リコン膜４を順次堆積した後窒化シリコン膜４を選択的
に異方性エッチングして開口部９を設け、次に、開口部
９を含む表面にＣＶＤ法を用いて窒化シリコン膜を０．
１μｍの厚さに堆積し、全面を異方性エッチングして開
口部９の窒化シリコン膜４の側壁にスペーサ６ａを形成
する。次に、窒化シリコン膜４と、スペーサ６ａをマス
クとしてシリコン基板１の表面にチャネルストッパ用不
純物のホウ素イオンを加速エネルギー１００ｋｅＶ，ド
ーズ量１×１０12ｃｍ-2でイオン注入し、次に、窒化シ
リコン膜４とスペーサ６ａをマスクとして多結晶シリコ
ン膜３を異方性エッチングし除去する。
【００２０】次に、図３（ｂ）に示すように、窒化シリ
コン膜４とスペーサ６ａをマスクとして約１０００℃の
スチーム雰囲気中で酸化することにより厚さ０．６μｍ
の素子分離酸化膜７を形成する。
コン膜４とスペーサ６ａをマスクとして約１０００℃の
スチーム雰囲気中で酸化することにより厚さ０．６μｍ
の素子分離酸化膜７を形成する。
【００２１】次に、図３（ｃ）に示すように、窒化シリ
コン膜４とスペーサ６ａ，多結晶シリコン膜３を順次エ
ッチング除去する。
コン膜４とスペーサ６ａ，多結晶シリコン膜３を順次エ
ッチング除去する。
【００２２】
【発明の効果】本発明によれば、素子分離酸化膜形成の
前に耐酸化膜とスペーサをマスクとして多結晶シリコン
膜を除去することにより素子分離酸化膜形成時にその部
分の酸化膜が基板下方向に入り込みパンチスルー耐圧を
向上させることができる。またチャネルストッパ用不純
物をスペーサにより、マスク寸法より内側にイオン注入
することによりトランジスタのチャネル部にまで、チャ
ネルストッパ領域が拡大せず、狭チャネル効果を抑制す
ることができる。
前に耐酸化膜とスペーサをマスクとして多結晶シリコン
膜を除去することにより素子分離酸化膜形成時にその部
分の酸化膜が基板下方向に入り込みパンチスルー耐圧を
向上させることができる。またチャネルストッパ用不純
物をスペーサにより、マスク寸法より内側にイオン注入
することによりトランジスタのチャネル部にまで、チャ
ネルストッパ領域が拡大せず、狭チャネル効果を抑制す
ることができる。
【００２３】また、特に本発明の第２の実施例のように
シリコン窒化膜スペーサを用いた場合には、素子分離酸
化膜のバーズビークによるマスク寸法変換差をキャンセ
ルし素子分離酸化膜のでき上がり寸法を可及的にマスク
寸法に近づけて形成することが出来る。以上のように本
発明を用いることにより素子分離特性が向上した微細な
素子分離領域を有する半導体装置を実現できるという効
果を有する。
シリコン窒化膜スペーサを用いた場合には、素子分離酸
化膜のバーズビークによるマスク寸法変換差をキャンセ
ルし素子分離酸化膜のでき上がり寸法を可及的にマスク
寸法に近づけて形成することが出来る。以上のように本
発明を用いることにより素子分離特性が向上した微細な
素子分離領域を有する半導体装置を実現できるという効
果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ シリコン基板
２ 酸化シリコン膜
３ 多結晶シリコン膜
４ 窒化シリコン膜
５ フォトレジスト膜
６，６ａ スペーサ
７ 素子分離酸化膜
８ チャネルストッパ領域
９ 開口部
１０ ホウ素イオン
Claims (2)
- 【請求項１】 半導体基板の表面に設けた酸化シリコン
膜の上に多結晶シリコン膜及び耐酸化性絶縁膜を順次堆
積して形成する工程と、前記耐酸化性絶縁膜を選択的に
エッチングして開口部を設ける工程と、前記開口部を含
む表面に絶縁膜を堆積した後全面を異方性エッチングし
て前記開口部の耐酸化性絶縁膜の側壁にのみ前記絶縁膜
を残してスペーサを形成する工程と、前記耐酸化性絶縁
膜及びスペーサをマスクとして前記半導体基板の表面に
チャネルストッパ形成用不純物をイオン注入する工程
と、前記耐酸化性絶縁膜及びスペーサをマスクとして前
記多結晶シリコン膜をエッチングし除去する工程と、前
記耐酸化性絶縁膜をマスクとして前記半導体基板を酸化
し素子分離酸化膜を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 スペーサが窒化シリコン膜である請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190484A JPH0536676A (ja) | 1991-07-31 | 1991-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190484A JPH0536676A (ja) | 1991-07-31 | 1991-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536676A true JPH0536676A (ja) | 1993-02-12 |
Family
ID=16258867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190484A Pending JPH0536676A (ja) | 1991-07-31 | 1991-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
| KR970053451A (ko) * | 1995-12-27 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
-
1991
- 1991-07-31 JP JP3190484A patent/JPH0536676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
| KR970053451A (ko) * | 1995-12-27 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
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