JPH05335302A - 選択酸化素子分離領域を有する半導体装置およびその製造方法 - Google Patents
選択酸化素子分離領域を有する半導体装置およびその製造方法Info
- Publication number
- JPH05335302A JPH05335302A JP16863192A JP16863192A JPH05335302A JP H05335302 A JPH05335302 A JP H05335302A JP 16863192 A JP16863192 A JP 16863192A JP 16863192 A JP16863192 A JP 16863192A JP H05335302 A JPH05335302 A JP H05335302A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- oxidation
- element isolation
- film
- selective oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 同一半導体基板上に高電圧領域と低電圧領域
とが形成される半導体装置に好適な新規な構造の多段膜
厚の選択酸化素子分離領域を有する半導体装置を提供す
ることを第１の目的とし、このような新規構造の半導体
装置を単純な製造プロセスで容易に製造することが可能
な製造方法を提供することを第２の目的とする。 【構成】 膜厚が相互に相違する複数種類の選択酸化素
子分離領域20,22,20a,22a,20b,22b を同一の半導体基板
２上に有する。半導体装置の製造方法では、素子領域が
形成される半導体基板２の表面に、所定のパターンで通
常の第１窒化シリコン膜６を成膜し、相対的に薄い選択
酸化素子分離領域を形成すべき半導体基板の表面に、Ｌ
ＯＣＯＳ用窒化シリコン膜よりも十分に薄い第２窒化シ
リコン膜１０を所定のパターンで成膜し、半導体基板の
表面を熱酸化することにより、膜厚が相互に相違する複
数種類の選択酸化素子分離領域２０，２２を同一の半導
体基板２上に形成する。または、酸化阻止機能を有する
窒素などの不純物を所定のパターンでイオン注入し、半
導体基板の表面を熱酸化する。
とが形成される半導体装置に好適な新規な構造の多段膜
厚の選択酸化素子分離領域を有する半導体装置を提供す
ることを第１の目的とし、このような新規構造の半導体
装置を単純な製造プロセスで容易に製造することが可能
な製造方法を提供することを第２の目的とする。 【構成】 膜厚が相互に相違する複数種類の選択酸化素
子分離領域20,22,20a,22a,20b,22b を同一の半導体基板
２上に有する。半導体装置の製造方法では、素子領域が
形成される半導体基板２の表面に、所定のパターンで通
常の第１窒化シリコン膜６を成膜し、相対的に薄い選択
酸化素子分離領域を形成すべき半導体基板の表面に、Ｌ
ＯＣＯＳ用窒化シリコン膜よりも十分に薄い第２窒化シ
リコン膜１０を所定のパターンで成膜し、半導体基板の
表面を熱酸化することにより、膜厚が相互に相違する複
数種類の選択酸化素子分離領域２０，２２を同一の半導
体基板２上に形成する。または、酸化阻止機能を有する
窒素などの不純物を所定のパターンでイオン注入し、半
導体基板の表面を熱酸化する。
Description
【０００１】
【産業上の利用分野】本発明は、選択酸化素子分離領域
を有する半導体装置およびその製造方法に係わり、さら
に詳しくは、同一半導体基板上に高電圧領域と低電圧領
域とが形成される半導体装置に好適な多段膜厚の選択酸
化素子分離領域を有する半導体装置に関する。
を有する半導体装置およびその製造方法に係わり、さら
に詳しくは、同一半導体基板上に高電圧領域と低電圧領
域とが形成される半導体装置に好適な多段膜厚の選択酸
化素子分離領域を有する半導体装置に関する。
【０００２】
【従来の技術】シリコン製半導体基板の表面を選択的に
酸化し、部分的に厚い酸化膜をつくるＬＯＣＯＳ（局所
選択酸化）技術は、ＬＳＩの素子分離技術としてきわめ
て重要である。このＬＯＣＯＳ法は、ＰＮ接合分離法
や、厚い酸化シリコン膜をエッチングによりパターン形
成する方法に比較し、微細化が可能で表面の平滑化に優
れ、さらにイオン注入による不純物導入法を併用するこ
とにより、素子分離領域の伝導チャネル形成を防止でき
る利点を有する。
酸化し、部分的に厚い酸化膜をつくるＬＯＣＯＳ（局所
選択酸化）技術は、ＬＳＩの素子分離技術としてきわめ
て重要である。このＬＯＣＯＳ法は、ＰＮ接合分離法
や、厚い酸化シリコン膜をエッチングによりパターン形
成する方法に比較し、微細化が可能で表面の平滑化に優
れ、さらにイオン注入による不純物導入法を併用するこ
とにより、素子分離領域の伝導チャネル形成を防止でき
る利点を有する。
【０００３】ところで、このＬＯＣＯＳ法で得られる選
択酸化素子分離領域の下部に位置する半導体表面が、こ
の選択酸化素子分離領域の上に積層される配線の電圧に
よって反転すると（伝導チャネルの形成）、素子分離が
できなくなるため、この配線による寄生トランジスタの
しきい値電圧は、素子の動作電圧よりも十分に高く設定
する必要がある。したがって、選択酸化素子分離領域の
膜厚は、十分に厚くする必要がある。なお、このような
伝導チャネルの形成を防止するために、チャネルストッ
パ用イオン注入時の不純物濃度を高くすることも考えら
れるが、その場合には、このチャネルストッパ用不純物
イオンが、素子領域にまで入り込み、たとえば狭チャネ
ル効果を助長することになり好ましくない。
択酸化素子分離領域の下部に位置する半導体表面が、こ
の選択酸化素子分離領域の上に積層される配線の電圧に
よって反転すると（伝導チャネルの形成）、素子分離が
できなくなるため、この配線による寄生トランジスタの
しきい値電圧は、素子の動作電圧よりも十分に高く設定
する必要がある。したがって、選択酸化素子分離領域の
膜厚は、十分に厚くする必要がある。なお、このような
伝導チャネルの形成を防止するために、チャネルストッ
パ用イオン注入時の不純物濃度を高くすることも考えら
れるが、その場合には、このチャネルストッパ用不純物
イオンが、素子領域にまで入り込み、たとえば狭チャネ
ル効果を助長することになり好ましくない。
【０００４】また、一方、この選択酸化素子分離領域の
膜厚を余りに厚くすると、酸化による素子領域への酸化
膜の侵入が大きくなり、素子領域で、狭チャネル効果な
どを引き起こすおそれがある。そのため、この点では、
選択酸化素子分離領域の膜厚を余りに厚くすることはで
きない。すなわち、選択酸化素子分離領域の膜厚は、素
子領域に形成されるＭＯＳトランジスタなどの素子の動
作電圧に応じた適切な膜厚に設定する必要がある。ま
た、ＬＯＣＯＳ法に併用して行われるチャネルストッパ
用不純物イオンの注入不純物も必要最小限であることが
好ましい。
膜厚を余りに厚くすると、酸化による素子領域への酸化
膜の侵入が大きくなり、素子領域で、狭チャネル効果な
どを引き起こすおそれがある。そのため、この点では、
選択酸化素子分離領域の膜厚を余りに厚くすることはで
きない。すなわち、選択酸化素子分離領域の膜厚は、素
子領域に形成されるＭＯＳトランジスタなどの素子の動
作電圧に応じた適切な膜厚に設定する必要がある。ま
た、ＬＯＣＯＳ法に併用して行われるチャネルストッパ
用不純物イオンの注入不純物も必要最小限であることが
好ましい。
【０００５】従来では、同一の半導体基板上には、ほぼ
同一の動作電圧を有する素子のみが形成されることか
ら、選択酸化素子分離領域の膜厚も、素子の動作電圧な
どから決定される適切な膜厚に設計されていた。
同一の動作電圧を有する素子のみが形成されることか
ら、選択酸化素子分離領域の膜厚も、素子の動作電圧な
どから決定される適切な膜厚に設計されていた。
【０００６】
【発明が解決しようとする課題】ところで、ＥＰＲＯＭ
やＥ2 ＰＲＯＭを始めとして、現在開発中の半導体装置
では、５ボルト程度の低電圧で駆動される低電圧系素子
領域と、１５〜５０ボルト程度の高電圧で駆動される高
電圧系素子領域とを、同一の半導体基板上に近接して形
成したい場合がある。このような場合に、高電圧系素子
領域に合わせて選択酸化素子分離領域の膜厚をすべて厚
くすると、低電圧系の素子領域において、不必要に選択
酸化素子分離領域が厚くなり、上述したような狭チャネ
ル効果などの不都合が生じる。また、選択酸化素子分離
領域のバーズビークなどにより低電圧系素子領域のセル
サイズが必要以上に大きくなり、高集積化が図れないな
どの問題点を有している。
やＥ2 ＰＲＯＭを始めとして、現在開発中の半導体装置
では、５ボルト程度の低電圧で駆動される低電圧系素子
領域と、１５〜５０ボルト程度の高電圧で駆動される高
電圧系素子領域とを、同一の半導体基板上に近接して形
成したい場合がある。このような場合に、高電圧系素子
領域に合わせて選択酸化素子分離領域の膜厚をすべて厚
くすると、低電圧系の素子領域において、不必要に選択
酸化素子分離領域が厚くなり、上述したような狭チャネ
ル効果などの不都合が生じる。また、選択酸化素子分離
領域のバーズビークなどにより低電圧系素子領域のセル
サイズが必要以上に大きくなり、高集積化が図れないな
どの問題点を有している。
【０００７】また、高電圧系と低電圧系とで、それぞれ
異なる膜厚の選択酸化素子分離領域を形成することも考
えられるが、従来の技術では、ＬＯＣＯＳ法を二度行う
必要があり、製造プロセスが複雑となると言う問題点を
有している。本発明は、このような実状に鑑みてなさ
れ、同一半導体基板上に高電圧領域と低電圧領域とが形
成される半導体装置に好適な新規な構造の多段膜厚の選
択酸化素子分離領域を有する半導体装置を提供すること
を第１の目的とし、このような新規構造の半導体装置を
単純な製造プロセスで容易に製造することが可能な製造
方法を提供することを第２の目的とする。
異なる膜厚の選択酸化素子分離領域を形成することも考
えられるが、従来の技術では、ＬＯＣＯＳ法を二度行う
必要があり、製造プロセスが複雑となると言う問題点を
有している。本発明は、このような実状に鑑みてなさ
れ、同一半導体基板上に高電圧領域と低電圧領域とが形
成される半導体装置に好適な新規な構造の多段膜厚の選
択酸化素子分離領域を有する半導体装置を提供すること
を第１の目的とし、このような新規構造の半導体装置を
単純な製造プロセスで容易に製造することが可能な製造
方法を提供することを第２の目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、膜厚が相互に相違する複数
種類の選択酸化素子分離領域を同一の半導体基板上に有
することを特徴とする。本発明の第１の半導体装置の製
造方法は、素子領域が形成される半導体基板の表面に、
所定のパターンで第１酸化阻止膜を成膜し、相対的に薄
い選択酸化素子分離領域を形成すべき半導体基板の表面
に、前記第１酸化阻止膜よりも十分に薄い第２酸化阻止
膜を所定のパターンで成膜し、半導体基板の表面を熱酸
化することにより、膜厚が相互に相違する複数種類の選
択酸化素子分離領域を同一の半導体基板上に形成するこ
とを特徴とする。また、本発明の別の観点に係る第２の
半導体装置の製造方法は、素子領域が形成される半導体
基板の表面に、所定のパターンで酸化阻止膜を成膜し、
相対的に薄い選択酸化素子分離領域を形成すべき半導体
基板の表面に、酸化阻止機能を有する不純物を所定のパ
ターンでイオン注入し、半導体基板の表面を熱酸化する
ことにより、膜厚が相互に相違する複数種類の選択酸化
素子分離領域を同一の半導体基板上に形成することを特
徴とする。
に、本発明の半導体装置は、膜厚が相互に相違する複数
種類の選択酸化素子分離領域を同一の半導体基板上に有
することを特徴とする。本発明の第１の半導体装置の製
造方法は、素子領域が形成される半導体基板の表面に、
所定のパターンで第１酸化阻止膜を成膜し、相対的に薄
い選択酸化素子分離領域を形成すべき半導体基板の表面
に、前記第１酸化阻止膜よりも十分に薄い第２酸化阻止
膜を所定のパターンで成膜し、半導体基板の表面を熱酸
化することにより、膜厚が相互に相違する複数種類の選
択酸化素子分離領域を同一の半導体基板上に形成するこ
とを特徴とする。また、本発明の別の観点に係る第２の
半導体装置の製造方法は、素子領域が形成される半導体
基板の表面に、所定のパターンで酸化阻止膜を成膜し、
相対的に薄い選択酸化素子分離領域を形成すべき半導体
基板の表面に、酸化阻止機能を有する不純物を所定のパ
ターンでイオン注入し、半導体基板の表面を熱酸化する
ことにより、膜厚が相互に相違する複数種類の選択酸化
素子分離領域を同一の半導体基板上に形成することを特
徴とする。
【０００９】
【作用】本発明の半導体装置では、膜厚が相互に相違す
る複数種類の選択酸化素子分離領域を同一の半導体基板
上に有することから、厚い膜厚の選択酸化素子分離領域
を、高電圧系素子領域の素子分離に用い、薄い膜厚の選
択酸化素子分離領域を低電圧系素子領域の素子分離に用
いることで、同一基板上に、高電圧系素子領域と低電圧
系素子領域とを近接して設置することが可能になる。し
かも、それぞれの電圧系で最適な膜厚の選択酸化素子分
離領域を用いることから、狭チャネル効果などの不都合
を最小限に抑制することができると共に、高集積化を図
ることができる。
る複数種類の選択酸化素子分離領域を同一の半導体基板
上に有することから、厚い膜厚の選択酸化素子分離領域
を、高電圧系素子領域の素子分離に用い、薄い膜厚の選
択酸化素子分離領域を低電圧系素子領域の素子分離に用
いることで、同一基板上に、高電圧系素子領域と低電圧
系素子領域とを近接して設置することが可能になる。し
かも、それぞれの電圧系で最適な膜厚の選択酸化素子分
離領域を用いることから、狭チャネル効果などの不都合
を最小限に抑制することができると共に、高集積化を図
ることができる。
【００１０】また、本発明の第１の半導体装置の製造方
法では、ごく薄い第２酸化阻止膜を選択成形するだけ
で、ダブルＬＯＣＯＳ法を採用することなく、単純なプ
ロセスで、膜厚が相違する選択酸化素子分離領域を同一
半導体基板上に得ることができる。この方法によれば、
低電圧系素子領域と高電圧系素子領域とで、それぞれの
選択酸化素子分離領域の膜厚の最適化を容易に図ること
ができ、集積回路の完成度を高めることができる。な
お、三種類以上の膜厚の選択酸化素子分離領域を得るに
は、ごく薄い第２酸化阻止膜を二度以上選択形成すれば
よく、その場合でも酸化は一度で済む。また、チャネル
ストッパ用イオン注入を併せて行う場合には、厚い選択
酸化素子分離領域を得ようとする部分には、第２酸化阻
止膜が成膜されていないことから、チャネルストッパ用
のイオン注入不純物は、半導体基板内に深く入り込み、
ＬＯＣＯＳによる酸化時に、チャネルストッパ領域が選
択酸化領域内に取り込まれるおそれは少なくなる。
法では、ごく薄い第２酸化阻止膜を選択成形するだけ
で、ダブルＬＯＣＯＳ法を採用することなく、単純なプ
ロセスで、膜厚が相違する選択酸化素子分離領域を同一
半導体基板上に得ることができる。この方法によれば、
低電圧系素子領域と高電圧系素子領域とで、それぞれの
選択酸化素子分離領域の膜厚の最適化を容易に図ること
ができ、集積回路の完成度を高めることができる。な
お、三種類以上の膜厚の選択酸化素子分離領域を得るに
は、ごく薄い第２酸化阻止膜を二度以上選択形成すれば
よく、その場合でも酸化は一度で済む。また、チャネル
ストッパ用イオン注入を併せて行う場合には、厚い選択
酸化素子分離領域を得ようとする部分には、第２酸化阻
止膜が成膜されていないことから、チャネルストッパ用
のイオン注入不純物は、半導体基板内に深く入り込み、
ＬＯＣＯＳによる酸化時に、チャネルストッパ領域が選
択酸化領域内に取り込まれるおそれは少なくなる。
【００１１】また、本発明の第２の半導体装置の製造方
法では、酸化阻止機能を有する不純物を選択的にイオン
注入することで、ダブルＬＯＣＯＳ法を採用することな
く、単純なプロセスで、膜厚が相違する選択酸化素子分
離領域を同一半導体基板上に得ることができる。この方
法によれば、低電圧系と高電圧系とで、それぞれの選択
酸化素子分離領域の膜厚の最適化を容易に図ることがで
き、集積回路の完成度を高めることができる。なお、三
種類以上の膜厚の選択酸化素子分離領域を得るには、酸
化阻止機能を有する不純物のイオン注入を二度以上選択
的に行えばよく、その場合でも酸化は一度で済む。特
に、第２の製造方法によれば、第２酸化阻止膜のエッチ
ングなどのプロセスが不用であり、製造プロセスがさら
に単純であるという利点を有する。
法では、酸化阻止機能を有する不純物を選択的にイオン
注入することで、ダブルＬＯＣＯＳ法を採用することな
く、単純なプロセスで、膜厚が相違する選択酸化素子分
離領域を同一半導体基板上に得ることができる。この方
法によれば、低電圧系と高電圧系とで、それぞれの選択
酸化素子分離領域の膜厚の最適化を容易に図ることがで
き、集積回路の完成度を高めることができる。なお、三
種類以上の膜厚の選択酸化素子分離領域を得るには、酸
化阻止機能を有する不純物のイオン注入を二度以上選択
的に行えばよく、その場合でも酸化は一度で済む。特
に、第２の製造方法によれば、第２酸化阻止膜のエッチ
ングなどのプロセスが不用であり、製造プロセスがさら
に単純であるという利点を有する。
【００１２】
【実施例】以下、本発明の一実施例に係る選択酸化素子
分離領域を有する半導体装置およびその製造方法につい
て、図面を参照しつつ詳細に説明する。図１，２は本発
明の一実施例に係る半導体装置の製造方法を示す要部断
面図、図３は本発明の他の実施例に係る半導体装置の製
造方法を示す要部断面図、図４，５は本発明のさらにそ
の他の実施例に係る半導体装置の製造方法を示す要部断
面図である。
分離領域を有する半導体装置およびその製造方法につい
て、図面を参照しつつ詳細に説明する。図１，２は本発
明の一実施例に係る半導体装置の製造方法を示す要部断
面図、図３は本発明の他の実施例に係る半導体装置の製
造方法を示す要部断面図、図４，５は本発明のさらにそ
の他の実施例に係る半導体装置の製造方法を示す要部断
面図である。
【００１３】本発明の半導体装置は、膜厚が相互に相違
する複数種類の選択酸化素子分離領域を同一の半導体基
板上に有する。このような半導体装置を得るために、図
１，２に示す実施例では、まず図１（Ａ）に示すよう
に、半導体基板２の表面に、パッド用絶縁膜４を形成す
る。このパッド用絶縁膜４は、後述する第１酸化阻止膜
６と半導体基板２との緩衝作用を有し、たとえば半導体
基板２の表面を熱酸化して得られる約５０ｎｍ程度の酸
化シリコン膜で構成される。
する複数種類の選択酸化素子分離領域を同一の半導体基
板上に有する。このような半導体装置を得るために、図
１，２に示す実施例では、まず図１（Ａ）に示すよう
に、半導体基板２の表面に、パッド用絶縁膜４を形成す
る。このパッド用絶縁膜４は、後述する第１酸化阻止膜
６と半導体基板２との緩衝作用を有し、たとえば半導体
基板２の表面を熱酸化して得られる約５０ｎｍ程度の酸
化シリコン膜で構成される。
【００１４】パッド用絶縁膜４の上には、同図（Ｂ）に
示すように、第１酸化阻止膜６を成膜する。第１酸化阻
止膜６は、たとえばＣＶＤ法で成膜される約１５０ｎｍ
程度の窒素含有シリコン膜で構成される。第１酸化阻止
膜６としては、酸化を阻止する機能を有する薄膜であれ
ば特に限定されないが、たとえばＳｉＮ、ＳｉＯＮなど
の窒素含有薄膜が例示される。
示すように、第１酸化阻止膜６を成膜する。第１酸化阻
止膜６は、たとえばＣＶＤ法で成膜される約１５０ｎｍ
程度の窒素含有シリコン膜で構成される。第１酸化阻止
膜６としては、酸化を阻止する機能を有する薄膜であれ
ば特に限定されないが、たとえばＳｉＮ、ＳｉＯＮなど
の窒素含有薄膜が例示される。
【００１５】次に、同図（Ｃ）に示すように、第１酸化
阻止膜６の表面にレジスト膜８を成膜し、素子領域にレ
ジスト膜８が残るように、レジスト膜８をホトリソグラ
フィでパターニングし、このパターニングされたレジス
ト膜８を用いてＲＩＥなどで第１酸化阻止膜６をパター
ニングする。
阻止膜６の表面にレジスト膜８を成膜し、素子領域にレ
ジスト膜８が残るように、レジスト膜８をホトリソグラ
フィでパターニングし、このパターニングされたレジス
ト膜８を用いてＲＩＥなどで第１酸化阻止膜６をパター
ニングする。
【００１６】次に、同図（Ｄ）に示すように、レジスト
膜８のみを除去し、その表面に、第１酸化阻止膜６に対
して膜厚が十分に薄い薄膜状の第２酸化阻止膜１０を成
膜する。この第２酸化阻止膜１０は、第１酸化阻止膜６
と同様に酸化を阻止する機能を有する薄膜であれば特に
限定されず、たとえばＳｉＮ、ＳｉＯＮなどの窒素含有
薄膜などで構成される。また、この第２酸化阻止膜１０
は、たとえば窒素含有薄膜とポリシリコン膜などとの積
層膜あるいは中間物質膜などで構成してもよい。この酸
化阻止膜１０の膜厚は、特に限定されないが、たとえば
１０ｎｍ程度である。この第２酸化阻止膜１０の膜厚お
よび材質を調整することで、酸化阻止機能を調節するこ
とができる。この第２酸化阻止膜１０は、酸化阻止機能
と共に、その下層側の半導体基板表面をある程度酸化さ
せる機能も必要であることから、余りに膜厚を厚くする
ことはできない。
膜８のみを除去し、その表面に、第１酸化阻止膜６に対
して膜厚が十分に薄い薄膜状の第２酸化阻止膜１０を成
膜する。この第２酸化阻止膜１０は、第１酸化阻止膜６
と同様に酸化を阻止する機能を有する薄膜であれば特に
限定されず、たとえばＳｉＮ、ＳｉＯＮなどの窒素含有
薄膜などで構成される。また、この第２酸化阻止膜１０
は、たとえば窒素含有薄膜とポリシリコン膜などとの積
層膜あるいは中間物質膜などで構成してもよい。この酸
化阻止膜１０の膜厚は、特に限定されないが、たとえば
１０ｎｍ程度である。この第２酸化阻止膜１０の膜厚お
よび材質を調整することで、酸化阻止機能を調節するこ
とができる。この第２酸化阻止膜１０は、酸化阻止機能
と共に、その下層側の半導体基板表面をある程度酸化さ
せる機能も必要であることから、余りに膜厚を厚くする
ことはできない。
【００１７】次に、図２（Ｅ）に示すように、第２酸化
阻止膜１０の表面に、レジスト膜１２を成膜し、薄い選
択酸化素子分離領域を得ようとする領域にレジスト膜１
２が残るように、レジスト膜１２をホトリソグラフィで
パターニングし、このパターニングされたレジスト膜１
２を用いてＲＩＥなどで第２酸化阻止膜１０をパターニ
ングする。なお、この第２酸化阻止膜１０のパターニン
グに際し、厚い選択酸化素子分離領域を得ようとする領
域の第１酸化阻止膜６のエッチングを防止するために、
図１（Ｄ）に示す工程の前に、第２酸化阻止膜の下層に
薄膜状の酸化シリコン膜などで構成されるストッパ層を
積層されるように構成することもできる。このストッパ
層により、第２酸化阻止膜１０のパターニングに際して
の第１酸化阻止膜６のエッチングを防止することができ
る。
阻止膜１０の表面に、レジスト膜１２を成膜し、薄い選
択酸化素子分離領域を得ようとする領域にレジスト膜１
２が残るように、レジスト膜１２をホトリソグラフィで
パターニングし、このパターニングされたレジスト膜１
２を用いてＲＩＥなどで第２酸化阻止膜１０をパターニ
ングする。なお、この第２酸化阻止膜１０のパターニン
グに際し、厚い選択酸化素子分離領域を得ようとする領
域の第１酸化阻止膜６のエッチングを防止するために、
図１（Ｄ）に示す工程の前に、第２酸化阻止膜の下層に
薄膜状の酸化シリコン膜などで構成されるストッパ層を
積層されるように構成することもできる。このストッパ
層により、第２酸化阻止膜１０のパターニングに際して
の第１酸化阻止膜６のエッチングを防止することができ
る。
【００１８】次に、図２（Ｆ）に示すように、チャネル
ストッパー用イオン注入を行う。このとき、Ｐチャネル
およびＮチャネルをマスクにより打ち分けるようにする
こともできる。たとえば、Ｐチャネル用のチャネルスト
ッパー用イオン注入では、Ｐｈｏｓ+ を５０ＫｅＶのエ
ネルギーで、１×１０12ｃｍ-2のドーズ量で行う。Ｎチ
ャネル用のチャネルストッパー用イオン注入では、Ｂ+
を１００ＫｅＶのエネルギーで、５×１０13ｃｍ-2のド
ーズ量で行う。なお、図２（Ｆ）中、符号１４−１は高
電圧系領域の半導体基板２の表面に対してチャネルスト
ッパ用イオン注入が成された部分であり、１４−２は高
電圧系の領域に位置する第１酸化阻止膜６の表面に対し
て同時にイオン注入が成された部分であり、１６−１は
低電圧系領域の半導体基板２の表面に対してチャネルス
トッパ用イオン注入が成された部分であり、１６−２は
低電圧系の領域に位置する第１酸化阻止膜の表面に対し
て同時にイオン注入が成された部分である。高電圧系と
低電圧系とでは、チャネルストッパ用のイオン注入を打
ち分けることが好ましい。それぞれに適したチャネルス
トッパ用イオン注入条件があるからである。
ストッパー用イオン注入を行う。このとき、Ｐチャネル
およびＮチャネルをマスクにより打ち分けるようにする
こともできる。たとえば、Ｐチャネル用のチャネルスト
ッパー用イオン注入では、Ｐｈｏｓ+ を５０ＫｅＶのエ
ネルギーで、１×１０12ｃｍ-2のドーズ量で行う。Ｎチ
ャネル用のチャネルストッパー用イオン注入では、Ｂ+
を１００ＫｅＶのエネルギーで、５×１０13ｃｍ-2のド
ーズ量で行う。なお、図２（Ｆ）中、符号１４−１は高
電圧系領域の半導体基板２の表面に対してチャネルスト
ッパ用イオン注入が成された部分であり、１４−２は高
電圧系の領域に位置する第１酸化阻止膜６の表面に対し
て同時にイオン注入が成された部分であり、１６−１は
低電圧系領域の半導体基板２の表面に対してチャネルス
トッパ用イオン注入が成された部分であり、１６−２は
低電圧系の領域に位置する第１酸化阻止膜の表面に対し
て同時にイオン注入が成された部分である。高電圧系と
低電圧系とでは、チャネルストッパ用のイオン注入を打
ち分けることが好ましい。それぞれに適したチャネルス
トッパ用イオン注入条件があるからである。
【００１９】次に、同図（Ｇ）に示すように、たとえば
ウエット酸素雰囲気中で半導体基板２の表面のＬＯＣＯ
Ｓ酸化を行う。酸化温度は、特に限定されないが、たと
えば８００〜１１００℃程度である。この酸化に際して
は、高電圧系の領域では、第１酸化阻止膜６による通常
のＬＯＣＯＳ法酸化が行われ、比較的厚肉の第１選択酸
化素子分離領域２０が形成される。一方、低電圧系の領
域では、第１酸化阻止膜６以外に、極薄の第２酸化阻止
膜１０が形成してある。窒化シリコン膜などで構成され
る酸化阻止膜は、遅い酸化レートを有し、酸化を阻止す
る機能を有するが、完全に阻止することはできず、その
膜自体が除々に酸化される。したがって、極薄の第２酸
化阻止膜１０は、ある時間を経過すると全て酸化され、
その後に、下層に位置する半導体基板２の表面も酸化さ
れることになる。その結果、第２酸化阻止膜１０の下層
に位置する半導体基板２の表面には、第１選択酸化素子
分離領域２０よりも薄肉の第２選択酸化素子分離領域２
２が形成される。第１選択酸化素子分離領域２０および
第２選択酸化素子分離領域２２のそれぞれの膜厚は、特
に限定されないが、３００ｎｍ〜１μｍおよび２５０ｎ
ｍ〜５００ｎｍ程度である。なお、第２選択酸化領域２
２の上部に位置する第２酸化阻止膜１０は、ほぼ完全に
酸化されて第２選択酸化素子分離領域２２の一部になる
ことから、後工程で取り除く必要はなくなる。
ウエット酸素雰囲気中で半導体基板２の表面のＬＯＣＯ
Ｓ酸化を行う。酸化温度は、特に限定されないが、たと
えば８００〜１１００℃程度である。この酸化に際して
は、高電圧系の領域では、第１酸化阻止膜６による通常
のＬＯＣＯＳ法酸化が行われ、比較的厚肉の第１選択酸
化素子分離領域２０が形成される。一方、低電圧系の領
域では、第１酸化阻止膜６以外に、極薄の第２酸化阻止
膜１０が形成してある。窒化シリコン膜などで構成され
る酸化阻止膜は、遅い酸化レートを有し、酸化を阻止す
る機能を有するが、完全に阻止することはできず、その
膜自体が除々に酸化される。したがって、極薄の第２酸
化阻止膜１０は、ある時間を経過すると全て酸化され、
その後に、下層に位置する半導体基板２の表面も酸化さ
れることになる。その結果、第２酸化阻止膜１０の下層
に位置する半導体基板２の表面には、第１選択酸化素子
分離領域２０よりも薄肉の第２選択酸化素子分離領域２
２が形成される。第１選択酸化素子分離領域２０および
第２選択酸化素子分離領域２２のそれぞれの膜厚は、特
に限定されないが、３００ｎｍ〜１μｍおよび２５０ｎ
ｍ〜５００ｎｍ程度である。なお、第２選択酸化領域２
２の上部に位置する第２酸化阻止膜１０は、ほぼ完全に
酸化されて第２選択酸化素子分離領域２２の一部になる
ことから、後工程で取り除く必要はなくなる。
【００２０】次に、同図（Ｈ）に示すように、比較的厚
肉の窒化シリコン膜などで構成される第１酸化阻止膜６
を取り除くため、窒化シリコン膜の表面の酸化シリコン
膜をライトエッチ後、ホット燐酸ボイルなどにより窒化
シリコン膜をエッチオフする。
肉の窒化シリコン膜などで構成される第１酸化阻止膜６
を取り除くため、窒化シリコン膜の表面の酸化シリコン
膜をライトエッチ後、ホット燐酸ボイルなどにより窒化
シリコン膜をエッチオフする。
【００２１】以上述べたような製造プロセスにより、膜
厚が相互に相違する二種類の第１，第２選択酸化素子分
離領域２０，２２を、一度のＬＯＣＯＳ酸化工程で、同
一の半導体基板上に容易に形成することができる。した
がって、厚い膜厚の第１選択酸化素子分離領域２０を、
高電圧系素子領域の素子分離に用い、薄い膜厚の第２選
択酸化素子分離領域２２を低電圧系素子領域の素子分離
に用いることで、同一基板２上に、高電圧系素子領域と
低電圧系素子領域とを近接して設置することが可能にな
る。しかも、それぞれの電圧系で最適な膜厚の選択酸化
素子分離領域を用いることから、狭チャネル効果などの
不都合を最小限に抑制することができると共に、高集積
化を図ることができる。
厚が相互に相違する二種類の第１，第２選択酸化素子分
離領域２０，２２を、一度のＬＯＣＯＳ酸化工程で、同
一の半導体基板上に容易に形成することができる。した
がって、厚い膜厚の第１選択酸化素子分離領域２０を、
高電圧系素子領域の素子分離に用い、薄い膜厚の第２選
択酸化素子分離領域２２を低電圧系素子領域の素子分離
に用いることで、同一基板２上に、高電圧系素子領域と
低電圧系素子領域とを近接して設置することが可能にな
る。しかも、それぞれの電圧系で最適な膜厚の選択酸化
素子分離領域を用いることから、狭チャネル効果などの
不都合を最小限に抑制することができると共に、高集積
化を図ることができる。
【００２２】なお、三種類以上の膜厚の選択酸化素子分
離領域を得るには、図２（Ｅ）に示す工程の後に、図１
（Ｄ）および図２（Ｅ）に示す工程を繰り返すことによ
り、ごく薄い第２酸化阻止膜を二度以上選択形成すれば
よく、その場合でも酸化は一度で済む。また、図２
（Ｆ）に示す工程で、チャネルストッパ用イオン注入を
行う場合には、厚い選択酸化素子分離領域を得ようとす
る部分には、第２酸化阻止膜１０が成膜されていないこ
とから、チャネルストッパ用のイオン注入不純物は、半
導体基板２内に深く入り込み、ＬＯＣＯＳ酸化時に、チ
ャネルストッパ領域が選択酸化領域内に取り込まれるお
それは少なくなる。
離領域を得るには、図２（Ｅ）に示す工程の後に、図１
（Ｄ）および図２（Ｅ）に示す工程を繰り返すことによ
り、ごく薄い第２酸化阻止膜を二度以上選択形成すれば
よく、その場合でも酸化は一度で済む。また、図２
（Ｆ）に示す工程で、チャネルストッパ用イオン注入を
行う場合には、厚い選択酸化素子分離領域を得ようとす
る部分には、第２酸化阻止膜１０が成膜されていないこ
とから、チャネルストッパ用のイオン注入不純物は、半
導体基板２内に深く入り込み、ＬＯＣＯＳ酸化時に、チ
ャネルストッパ領域が選択酸化領域内に取り込まれるお
それは少なくなる。
【００２３】図２（Ｈ）に示す工程の後には、通常のプ
ロセスに従い、たとえば５０ｎｍ程度の酸化シリコン膜
で構成されるゲート絶縁膜を形成し、しきい値電圧調整
用のイオン注入を行う。次に、たとえば１５０ｎｍ程度
のポリシリコン膜をＣＶＤ法で成膜し、このポリシリコ
ン膜をホトリソグラフィ法で所定のパターンに加工する
ことにより、ゲート電極を形成し、ＭＯＳトランジスタ
を形成する。その後は、層間絶縁膜の形成、アルミニウ
ム配線層の形成、オーバーコート膜の形成などの後処理
工程を行う。
ロセスに従い、たとえば５０ｎｍ程度の酸化シリコン膜
で構成されるゲート絶縁膜を形成し、しきい値電圧調整
用のイオン注入を行う。次に、たとえば１５０ｎｍ程度
のポリシリコン膜をＣＶＤ法で成膜し、このポリシリコ
ン膜をホトリソグラフィ法で所定のパターンに加工する
ことにより、ゲート電極を形成し、ＭＯＳトランジスタ
を形成する。その後は、層間絶縁膜の形成、アルミニウ
ム配線層の形成、オーバーコート膜の形成などの後処理
工程を行う。
【００２４】図３は、図１，２に示す実施例の変形例を
示す。この実施例では、図１（Ａ）〜（Ｄ）に示す工程
を行った後、図３（Ａ）に示すように、レジスト膜２４
を用いて、膜厚が相対的に厚い選択酸化素子分離領域を
形成すべき領域を少なくとも含む半導体基板２の表面
に、トレンチ溝２６を形成する。このトレンチ溝２６の
形成は、図１（Ｃ）に示す工程の後でもよい。
示す。この実施例では、図１（Ａ）〜（Ｄ）に示す工程
を行った後、図３（Ａ）に示すように、レジスト膜２４
を用いて、膜厚が相対的に厚い選択酸化素子分離領域を
形成すべき領域を少なくとも含む半導体基板２の表面
に、トレンチ溝２６を形成する。このトレンチ溝２６の
形成は、図１（Ｃ）に示す工程の後でもよい。
【００２５】トレンチ溝を２６を形成した後には、図３
（Ｂ）に示すように、レジスト膜２４をエッチングなど
で取り除く。この状態でＬＯＣＯＳ酸化を行えば、トレ
ンチ溝内に、膜厚が相対的に厚い方の第１選択酸化素子
分離領域２０ａが形成され、第２酸化阻止膜１０の下層
側に位置する半導体基板２の表面には、膜厚が薄い第２
選択酸化素子分離領域２２ａが形成されることになる。
この実施例では、トレンチ溝内に、膜厚が相対的に厚い
方の第１選択酸化素子分離領域２０ａが形成されること
から、半導体基板２の表面の平滑化が図れると共に、第
１選択酸化素子分離領域２０ａが半導体基板２の深い位
置まで形成されることになり、素子分離がより確実にな
り、チャネルストッパ用のイオン注入濃度を低下させる
こともできる。
（Ｂ）に示すように、レジスト膜２４をエッチングなど
で取り除く。この状態でＬＯＣＯＳ酸化を行えば、トレ
ンチ溝内に、膜厚が相対的に厚い方の第１選択酸化素子
分離領域２０ａが形成され、第２酸化阻止膜１０の下層
側に位置する半導体基板２の表面には、膜厚が薄い第２
選択酸化素子分離領域２２ａが形成されることになる。
この実施例では、トレンチ溝内に、膜厚が相対的に厚い
方の第１選択酸化素子分離領域２０ａが形成されること
から、半導体基板２の表面の平滑化が図れると共に、第
１選択酸化素子分離領域２０ａが半導体基板２の深い位
置まで形成されることになり、素子分離がより確実にな
り、チャネルストッパ用のイオン注入濃度を低下させる
こともできる。
【００２６】図４，５は、本発明のさらにその他の実施
例を示す。この実施例では、図４（Ａ）〜（Ｃ）に示す
工程は、図１（Ａ）〜（Ｃ）に示す工程と同様であるの
で省略する。本実施例では、図４（Ｄ）に示すように、
同図（Ａ）〜（Ｃ）に示す工程を行った後、薄い選択酸
化素子分離領域を得ようとする領域に窓部３１を有する
レジスト膜３０をパターニングし、窓部３１を通して、
半導体２の表面３２−１に、酸化阻止機能を有する不純
物をイオン注入する。その際には、酸化阻止膜６の表面
３２−２にも同様なイオン注入がなされる。酸化阻止機
能を有する不純物としては、Ｎ2 が例示される。Ｎ2 を
用いたイオン注入条件は、特に限定されないが、注入エ
ネルギーが５０ＫｅＶであり、ドーズ量が１×１０12ｃ
ｍ-2である。
例を示す。この実施例では、図４（Ａ）〜（Ｃ）に示す
工程は、図１（Ａ）〜（Ｃ）に示す工程と同様であるの
で省略する。本実施例では、図４（Ｄ）に示すように、
同図（Ａ）〜（Ｃ）に示す工程を行った後、薄い選択酸
化素子分離領域を得ようとする領域に窓部３１を有する
レジスト膜３０をパターニングし、窓部３１を通して、
半導体２の表面３２−１に、酸化阻止機能を有する不純
物をイオン注入する。その際には、酸化阻止膜６の表面
３２−２にも同様なイオン注入がなされる。酸化阻止機
能を有する不純物としては、Ｎ2 が例示される。Ｎ2 を
用いたイオン注入条件は、特に限定されないが、注入エ
ネルギーが５０ＫｅＶであり、ドーズ量が１×１０12ｃ
ｍ-2である。
【００２７】次に、図５（Ｅ）に示すように、チャネル
ストッパー用イオン注入を行う。このとき、Ｐチャネル
およびＮチャネルをマスクにより打ち分けるようにする
こともできる。たとえば、Ｐチャネル用のチャネルスト
ッパー用イオン注入では、Ｐｈｏｓ+ を５０ＫｅＶのエ
ネルギーで、１×１０12ｃｍ-2のドーズ量で行う。Ｎチ
ャネル用のチャネルストッパー用イオン注入では、Ｂ+
を１００ＫｅＶのエネルギーで、５×１０13ｃｍ-2のド
ーズ量で行う。なお、図５（Ｅ）中、符号３４−１は高
電圧系領域の半導体基板２の表面に対してチャネルスト
ッパ用イオン注入が成された部分であり、３４−２は高
電圧系の領域に位置する酸化阻止膜６の表面に対して同
時にイオン注入が成された部分であり、３６−１は低電
圧系領域の半導体基板２の表面に対してチャネルストッ
パ用イオン注入が成された部分であり、３６−２は低電
圧系の領域に位置する酸化阻止膜６の表面に対して同時
にイオン注入が成された部分である。高電圧系と低電圧
系とでは、チャネルストッパ用のイオン注入を打ち分け
ることが好ましい。それぞれに適したチャネルストッパ
用イオン注入条件があるからである。
ストッパー用イオン注入を行う。このとき、Ｐチャネル
およびＮチャネルをマスクにより打ち分けるようにする
こともできる。たとえば、Ｐチャネル用のチャネルスト
ッパー用イオン注入では、Ｐｈｏｓ+ を５０ＫｅＶのエ
ネルギーで、１×１０12ｃｍ-2のドーズ量で行う。Ｎチ
ャネル用のチャネルストッパー用イオン注入では、Ｂ+
を１００ＫｅＶのエネルギーで、５×１０13ｃｍ-2のド
ーズ量で行う。なお、図５（Ｅ）中、符号３４−１は高
電圧系領域の半導体基板２の表面に対してチャネルスト
ッパ用イオン注入が成された部分であり、３４−２は高
電圧系の領域に位置する酸化阻止膜６の表面に対して同
時にイオン注入が成された部分であり、３６−１は低電
圧系領域の半導体基板２の表面に対してチャネルストッ
パ用イオン注入が成された部分であり、３６−２は低電
圧系の領域に位置する酸化阻止膜６の表面に対して同時
にイオン注入が成された部分である。高電圧系と低電圧
系とでは、チャネルストッパ用のイオン注入を打ち分け
ることが好ましい。それぞれに適したチャネルストッパ
用イオン注入条件があるからである。
【００２８】次に、同図（Ｆ）に示すように、たとえば
ウエット酸素雰囲気中で半導体基板２の表面のＬＯＣＯ
Ｓ酸化を行う。酸化温度は、特に限定されないが、たと
えば８００〜１１００℃程度である。この酸化に際して
は、高電圧系の領域では、酸化阻止膜６による通常のＬ
ＯＣＯＳ法酸化が行われ、比較的厚肉の第１選択酸化素
子分離領域２０ｂが形成される。一方、低電圧系の領域
では、半導体基板２の表面に窒素などの酸化阻止機能を
有する不純物が導入されていることから、他の部分の半
導体基板表面に対して遅い酸化レートを有する。その結
果、表面の酸化が遅れ、その領域の半導体基板２の表面
には、第１選択酸化素子分離領域２０ｂよりも薄肉の第
２選択酸化素子分離領域２２ｂが形成される。第１選択
酸化素子分離領域２０ｂおよび第２選択酸化素子分離領
域２２ｂのそれぞれの膜厚は、特に限定されないが、３
００ｎｍ〜１μｍおよび２５０ｎｍ〜５００ｎｍ程度で
ある。
ウエット酸素雰囲気中で半導体基板２の表面のＬＯＣＯ
Ｓ酸化を行う。酸化温度は、特に限定されないが、たと
えば８００〜１１００℃程度である。この酸化に際して
は、高電圧系の領域では、酸化阻止膜６による通常のＬ
ＯＣＯＳ法酸化が行われ、比較的厚肉の第１選択酸化素
子分離領域２０ｂが形成される。一方、低電圧系の領域
では、半導体基板２の表面に窒素などの酸化阻止機能を
有する不純物が導入されていることから、他の部分の半
導体基板表面に対して遅い酸化レートを有する。その結
果、表面の酸化が遅れ、その領域の半導体基板２の表面
には、第１選択酸化素子分離領域２０ｂよりも薄肉の第
２選択酸化素子分離領域２２ｂが形成される。第１選択
酸化素子分離領域２０ｂおよび第２選択酸化素子分離領
域２２ｂのそれぞれの膜厚は、特に限定されないが、３
００ｎｍ〜１μｍおよび２５０ｎｍ〜５００ｎｍ程度で
ある。
【００２９】次に、同図（Ｇ）に示すように、比較的厚
肉の窒化シリコン膜などで構成される酸化阻止膜６を取
り除くため、窒化シリコン膜の表面の酸化シリコン膜を
ライトエッチ後、ホット燐酸ボイルなどにより窒化シリ
コン膜をエッチオフする。
肉の窒化シリコン膜などで構成される酸化阻止膜６を取
り除くため、窒化シリコン膜の表面の酸化シリコン膜を
ライトエッチ後、ホット燐酸ボイルなどにより窒化シリ
コン膜をエッチオフする。
【００３０】以上述べたような製造プロセスにより、膜
厚が相互に相違する二種類の第１，第２選択酸化素子分
離領域２０，２２を、一度のＬＯＣＯＳ酸化工程で、同
一の半導体基板上に容易に形成することができる。この
実施例でも、図１，２に示す実施例と同様な作用を有す
る。
厚が相互に相違する二種類の第１，第２選択酸化素子分
離領域２０，２２を、一度のＬＯＣＯＳ酸化工程で、同
一の半導体基板上に容易に形成することができる。この
実施例でも、図１，２に示す実施例と同様な作用を有す
る。
【００３１】この実施例の場合には、特に、第２酸化阻
止膜のエッチングなどのプロセスが不用であり、製造プ
ロセスがさらに単純であるという利点を有する。なお、
三種類以上の膜厚の選択酸化素子分離領域を得るには、
図５（Ｅ）に示す工程の後に、図４（Ｄ）に示す工程を
繰り返すことにより、酸化阻止不純物としての窒素のイ
オン注入に際してのドーズ量を変化させた領域を形成す
ればよく、その場合でも酸化は一度で済む。
止膜のエッチングなどのプロセスが不用であり、製造プ
ロセスがさらに単純であるという利点を有する。なお、
三種類以上の膜厚の選択酸化素子分離領域を得るには、
図５（Ｅ）に示す工程の後に、図４（Ｄ）に示す工程を
繰り返すことにより、酸化阻止不純物としての窒素のイ
オン注入に際してのドーズ量を変化させた領域を形成す
ればよく、その場合でも酸化は一度で済む。
【００３２】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、本発明では、厚い選択酸化素子
分離領域を形成すべき半導体基板の表面に、選択的にＯ
2 をイオン注入して多段ＬＯＣＯＳを得ることも可能で
ある。ただし、この実施例では、他の部分を保護するた
め、ダブルレジストを行うことが好ましい。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、本発明では、厚い選択酸化素子
分離領域を形成すべき半導体基板の表面に、選択的にＯ
2 をイオン注入して多段ＬＯＣＯＳを得ることも可能で
ある。ただし、この実施例では、他の部分を保護するた
め、ダブルレジストを行うことが好ましい。
【００３３】
【発明の効果】以上説明してきたように、本発明によれ
ば、膜厚が相互に相違する複数種類の選択酸化素子分離
領域を同一の半導体基板上に有することから、厚い膜厚
の選択酸化素子分離領域を、高電圧系素子領域の素子分
離に用い、薄い膜厚の選択酸化素子分離領域を低電圧系
素子領域の素子分離に用いることで、同一基板上に、高
電圧系素子領域と低電圧系素子領域とを近接して設置す
ることが可能になる。しかも、それぞれの電圧系で最適
な膜厚の選択酸化素子分離領域を用いることから、狭チ
ャネル効果などの不都合を最小限に抑制することができ
ると共に、高集積化を図ることができる。
ば、膜厚が相互に相違する複数種類の選択酸化素子分離
領域を同一の半導体基板上に有することから、厚い膜厚
の選択酸化素子分離領域を、高電圧系素子領域の素子分
離に用い、薄い膜厚の選択酸化素子分離領域を低電圧系
素子領域の素子分離に用いることで、同一基板上に、高
電圧系素子領域と低電圧系素子領域とを近接して設置す
ることが可能になる。しかも、それぞれの電圧系で最適
な膜厚の選択酸化素子分離領域を用いることから、狭チ
ャネル効果などの不都合を最小限に抑制することができ
ると共に、高集積化を図ることができる。
【００３４】また、本発明の第１の半導体装置の製造方
法によれば、ごく薄い第２酸化阻止膜を選択成形するだ
けで、ダブルＬＯＣＯＳ法を採用することなく、単純な
プロセスで、膜厚が相違する選択酸化素子分離領域を同
一半導体基板上に得ることができる。この方法によれ
ば、低電圧系と高電圧系とで、それぞれの選択酸化素子
分離領域の膜厚の最適化を容易に図ることができ、集積
回路の完成度を高めることができる。なお、三種類以上
の膜厚の選択酸化素子分離領域を得るには、ごく薄い第
２酸化阻止膜二度以上選択形成すればよく、その場合で
も酸化は一度で済む。また、チャネルストッパ用イオン
注入を併せて行う場合には、厚い選択酸化素子分離領域
を得ようとする部分には、第２酸化阻止膜が成膜されて
いないことから、チャネルストッパ用のイオン注入不純
物は、半導体基板内に深く入り込み、ＬＯＣＯＳによる
酸化時に、チャネルストッパ領域が選択酸化領域内に取
り込まれるおそれは少なくなる。
法によれば、ごく薄い第２酸化阻止膜を選択成形するだ
けで、ダブルＬＯＣＯＳ法を採用することなく、単純な
プロセスで、膜厚が相違する選択酸化素子分離領域を同
一半導体基板上に得ることができる。この方法によれ
ば、低電圧系と高電圧系とで、それぞれの選択酸化素子
分離領域の膜厚の最適化を容易に図ることができ、集積
回路の完成度を高めることができる。なお、三種類以上
の膜厚の選択酸化素子分離領域を得るには、ごく薄い第
２酸化阻止膜二度以上選択形成すればよく、その場合で
も酸化は一度で済む。また、チャネルストッパ用イオン
注入を併せて行う場合には、厚い選択酸化素子分離領域
を得ようとする部分には、第２酸化阻止膜が成膜されて
いないことから、チャネルストッパ用のイオン注入不純
物は、半導体基板内に深く入り込み、ＬＯＣＯＳによる
酸化時に、チャネルストッパ領域が選択酸化領域内に取
り込まれるおそれは少なくなる。
【００３５】また、本発明の第２の半導体装置の製造方
法では、酸化阻止機能を有する不純物を選択的にイオン
注入することで、ダブルＬＯＣＯＳ法を採用することな
く、単純なプロセスで、膜厚が相違する選択酸化素子分
離領域を同一半導体基板上に得ることができる。この方
法によれば、低電圧系と高電圧系とで、それぞれの選択
酸化素子分離領域の膜厚の最適化を容易に図ることがで
き、集積回路の完成度を高めることができる。なお、三
種類以上の膜厚の選択酸化素子分離領域を得るには、酸
化阻止機能を有する不純物のイオン注入を二度以上選択
的に行えばよく、その場合でも酸化は一度で済む。特
に、第２の製造方法によれば、第２酸化阻止膜のエッチ
ングなどのプロセスが不用であり、製造プロセスがさら
に単純であるという利点を有する。このように本発明の
第１および第２の半導体装置の製造方法では、従来のＬ
ＯＣＯＳ法と基本的プロセスが同じであり、何種類の膜
厚の選択酸化素子分離領域でも容易に作り分けることが
可能であり、将来のトランジスタの微細化にも対応する
ことが可能であるという優れた効果を奏する。
法では、酸化阻止機能を有する不純物を選択的にイオン
注入することで、ダブルＬＯＣＯＳ法を採用することな
く、単純なプロセスで、膜厚が相違する選択酸化素子分
離領域を同一半導体基板上に得ることができる。この方
法によれば、低電圧系と高電圧系とで、それぞれの選択
酸化素子分離領域の膜厚の最適化を容易に図ることがで
き、集積回路の完成度を高めることができる。なお、三
種類以上の膜厚の選択酸化素子分離領域を得るには、酸
化阻止機能を有する不純物のイオン注入を二度以上選択
的に行えばよく、その場合でも酸化は一度で済む。特
に、第２の製造方法によれば、第２酸化阻止膜のエッチ
ングなどのプロセスが不用であり、製造プロセスがさら
に単純であるという利点を有する。このように本発明の
第１および第２の半導体装置の製造方法では、従来のＬ
ＯＣＯＳ法と基本的プロセスが同じであり、何種類の膜
厚の選択酸化素子分離領域でも容易に作り分けることが
可能であり、将来のトランジスタの微細化にも対応する
ことが可能であるという優れた効果を奏する。
【図１】本発明の一実施例に係る半導体装置の製造方法
を示す要部断面図である。
を示す要部断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す要部断面図である。
を示す要部断面図である。
【図３】本発明の他の実施例に係る半導体装置の製造方
法を示す要部断面図である。
法を示す要部断面図である。
【図４】本発明のさらにその他の実施例に係る半導体装
置の製造方法を示す要部断面図である。
置の製造方法を示す要部断面図である。
【図５】本発明のさらにその他の実施例に係る半導体装
置の製造方法を示す要部断面図である。
置の製造方法を示す要部断面図である。
２… 半導体基板 ４… パッド用絶縁膜 ６… 第１酸化阻止膜 １０… 第２酸化阻止膜 ２０，２０ａ，２０ｂ… 第１選択酸化素子分離領域 ２２，２２ａ，２２ｂ… 第２選択酸化素子分離領域 ２６… トレンチ溝 14-1,14-2,16-1,16-2 … チャネルストッパ用イオン注
入領域 34-1,34-2,36-1,36-2 … チャネルストッパ用イオン注
入領域 32-1,32-2 … 酸化阻止機能を有する不純物のイオン注
入領域
入領域 34-1,34-2,36-1,36-2 … チャネルストッパ用イオン注
入領域 32-1,32-2 … 酸化阻止機能を有する不純物のイオン注
入領域
Claims (7)
- 【請求項１】 膜厚が相互に相違する複数種類の選択酸
化素子分離領域を同一の半導体基板上に有する半導体装
置。 - 【請求項２】 素子領域が形成される半導体基板の表面
に、所定のパターンで第１酸化阻止膜を成膜し、 相対的に薄い選択酸化素子分離領域を形成すべき半導体
基板の表面に、前記第１酸化阻止膜よりも十分に薄い第
２酸化阻止膜を所定のパターンで成膜し、 半導体基板の表面を熱酸化することにより、膜厚が相互
に相違する複数種類の選択酸化素子分離領域を同一の半
導体基板上に形成することを特徴とする半導体装置の製
造方法。 - 【請求項３】 素子領域が形成される半導体基板の表面
に、所定のパターンで酸化阻止膜を成膜し、 相対的に薄い選択酸化素子分離領域を形成すべき半導体
基板の表面に、酸化阻止機能を有する不純物を所定のパ
ターンでイオン注入し、 半導体基板の表面を熱酸化することにより、膜厚が相互
に相違する複数種類の選択酸化素子分離領域を同一の半
導体基板上に形成することを特徴とする半導体装置の製
造方法。 - 【請求項４】 膜厚が相対的に厚い選択酸化素子分離領
域を形成すべき領域を少なくとも含む半導体基板の表面
に、トレンチ溝を形成し、このトレンチ溝内に、膜厚が
相対的に厚い選択酸化素子分離領域が形成されることを
特徴とする請求項２または３に記載の半導体装置の製造
方法。 - 【請求項５】 上記酸化阻止膜が、窒素含有膜で構成さ
れることを特徴とする請求項２または３に記載の半導体
装置の製造方法。 - 【請求項６】 上記第２酸化阻止膜の下層には、ストッ
パ用絶縁薄膜層が形成してあることを特徴とする請求項
２に記載の半導体装置の製造方法。 - 【請求項７】 上記ストッパ用絶縁薄膜層は、熱酸化法
で成膜される酸化シリコン膜であることを特徴とする請
求項６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16863192A JPH05335302A (ja) | 1992-06-03 | 1992-06-03 | 選択酸化素子分離領域を有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16863192A JPH05335302A (ja) | 1992-06-03 | 1992-06-03 | 選択酸化素子分離領域を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335302A true JPH05335302A (ja) | 1993-12-17 |
Family
ID=15871630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16863192A Pending JPH05335302A (ja) | 1992-06-03 | 1992-06-03 | 選択酸化素子分離領域を有する半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335302A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591184B1 (ko) * | 2004-12-30 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 듀얼 버즈 비크 로코스 소자 분리 형성 방법 |
-
1992
- 1992-06-03 JP JP16863192A patent/JPH05335302A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591184B1 (ko) * | 2004-12-30 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 듀얼 버즈 비크 로코스 소자 분리 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4642878A (en) | Method of making MOS device by sequentially depositing an oxidizable layer and a masking second layer over gated device regions | |
| US4788160A (en) | Process for formation of shallow silicided junctions | |
| US5517045A (en) | Nitride cap sidewell oxide protection from BOE etch | |
| JPH02162761A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| US5821594A (en) | Semiconductor device having a self-aligned type contact hole | |
| US6368936B1 (en) | Method for forming a semiconductor integrated circuit | |
| EP0197454B1 (en) | Method for making semiconductor devices comprising insulating regions | |
| US5489545A (en) | Method of manufacturing an integrated circuit having a charge coupled device and a MOS transistor | |
| US5115296A (en) | Preferential oxidization self-aligned contact technology | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPH06333944A (ja) | 半導体装置 | |
| JP2685034B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05335302A (ja) | 選択酸化素子分離領域を有する半導体装置およびその製造方法 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| US4988633A (en) | Method of manufacturing a semiconductor Bi-CMOS device | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| JPH07307467A (ja) | 半導体装置及びその製造方法 | |
| JP2798953B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06232394A (ja) | 半導体装置の製造方法 | |
| KR100665829B1 (ko) | 반도체 장치의 게이트 구조 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPH11354650A (ja) | 半導体装置およびその製造方法 | |
| JPH0584064B2 (ja) | ||
| JPH0923007A (ja) | 半導体装置およびその製造方法 | |
| JPH0536676A (ja) | 半導体装置の製造方法 |