JPH0536701A - ラテラルトランジスタ - Google Patents
ラテラルトランジスタInfo
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- JPH0536701A JPH0536701A JP3187764A JP18776491A JPH0536701A JP H0536701 A JPH0536701 A JP H0536701A JP 3187764 A JP3187764 A JP 3187764A JP 18776491 A JP18776491 A JP 18776491A JP H0536701 A JPH0536701 A JP H0536701A
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- Japan
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- collector
- region
- emitter
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- lateral transistor
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体基板の表面にコレクタ、ベース、エミ
ッタが形成され、横方向に動作するラテラルトランジス
タにおいて、ベース幅をコントロールするとともに、エ
ミッタからのキャリヤを有効にコレクタに捕獲して電流
増幅率を向上させることを目的とする。 【構成】 コレクタの形成領域に、予めコレクタと同一
導電形で、低濃度のウェル領域８を、コレクタ、ベー
ス、エミッタ各領域５，４，６の下に形成された埋込層
２に接する位の位置まで形成することにより構成した。
ッタが形成され、横方向に動作するラテラルトランジス
タにおいて、ベース幅をコントロールするとともに、エ
ミッタからのキャリヤを有効にコレクタに捕獲して電流
増幅率を向上させることを目的とする。 【構成】 コレクタの形成領域に、予めコレクタと同一
導電形で、低濃度のウェル領域８を、コレクタ、ベー
ス、エミッタ各領域５，４，６の下に形成された埋込層
２に接する位の位置まで形成することにより構成した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置内に構成さ
れるラテラルトランジスタに関する。さらに詳しくは、
電流増幅率を向上させたラテラルトランジスタの構造に
関する。
れるラテラルトランジスタに関する。さらに詳しくは、
電流増幅率を向上させたラテラルトランジスタの構造に
関する。
【０００２】
【従来の技術】半導体素子を組み合わせた一般的なバイ
ポーラＩＣの製造工程においては、エミッタ接合とコレ
クタ接合が向かい合った形で、ｎｐｎ形とｐｎｐ形を同
一チップ内に作るとすると、複雑な工程となる。そこで
ＩＣのなかで使われるｐｎｐ形トランジスタは図２に示
すような構造の、横方向に動作するラテラルトランジス
タが使用される。
ポーラＩＣの製造工程においては、エミッタ接合とコレ
クタ接合が向かい合った形で、ｎｐｎ形とｐｎｐ形を同
一チップ内に作るとすると、複雑な工程となる。そこで
ＩＣのなかで使われるｐｎｐ形トランジスタは図２に示
すような構造の、横方向に動作するラテラルトランジス
タが使用される。
【０００３】図２において、１はｐ形半導体基板、２は
ｎ+ 形埋込層、３は半導体基板１上に形成した第一の導
電形であるｎ形のエピタキシャル層、４はｎ形エピタキ
シャル層３にリンなどの不純物を高濃度に拡散してｎ+
形層とし、ベース電極とり出し用としたもので、５、６
はそれぞれボロン、フッ化ボロンなどのアクセプタ不純
物を拡散して第二の導電形であるｐ+ 形層とし、それぞ
れコレクタ領域、エミッタ領域としたものである。この
構造で、コレクタ領域５とエミッタ領域６は、一般には
もう一方の図示しないｎｐｎトランジスタのベースのｐ
形拡散などと同時に形成される。
ｎ+ 形埋込層、３は半導体基板１上に形成した第一の導
電形であるｎ形のエピタキシャル層、４はｎ形エピタキ
シャル層３にリンなどの不純物を高濃度に拡散してｎ+
形層とし、ベース電極とり出し用としたもので、５、６
はそれぞれボロン、フッ化ボロンなどのアクセプタ不純
物を拡散して第二の導電形であるｐ+ 形層とし、それぞ
れコレクタ領域、エミッタ領域としたものである。この
構造で、コレクタ領域５とエミッタ領域６は、一般には
もう一方の図示しないｎｐｎトランジスタのベースのｐ
形拡散などと同時に形成される。
【０００４】このラテラルｐｎｐ形トランジスタは、構
造上、電流が表面近傍を流れるので、表面の影響を受け
易く、電流増幅率ｈfeが一般に小さい。このトランジス
タの電流増幅率ｈfeは、ベース幅、すなわちコレクタ領
域５とエミッタ領域６との間隔（図２のＷB ）を狭くし
たり、コレクタを大きくするなどして、エミッタからの
正孔を有効にコレクタに到達させることにより、大きく
することができる。
造上、電流が表面近傍を流れるので、表面の影響を受け
易く、電流増幅率ｈfeが一般に小さい。このトランジス
タの電流増幅率ｈfeは、ベース幅、すなわちコレクタ領
域５とエミッタ領域６との間隔（図２のＷB ）を狭くし
たり、コレクタを大きくするなどして、エミッタからの
正孔を有効にコレクタに到達させることにより、大きく
することができる。
【０００５】
【発明が解決しようとする課題】しかし、この種のトラ
ンジスタでベース幅を狭くするには、コレクタ領域５と
エミッタ領域６を拡散で形成する際に、狭く形成しなけ
ればならないが、ホトマスク自身の精度、転写による合
わせ精度、レジスト自身のパターン解像度、露光、現像
の精度、エッチング精度、ゴミによる欠陥の発生などに
より加工寸法精度を上げることはできず、ベース幅を狭
くするには限界がある。
ンジスタでベース幅を狭くするには、コレクタ領域５と
エミッタ領域６を拡散で形成する際に、狭く形成しなけ
ればならないが、ホトマスク自身の精度、転写による合
わせ精度、レジスト自身のパターン解像度、露光、現像
の精度、エッチング精度、ゴミによる欠陥の発生などに
より加工寸法精度を上げることはできず、ベース幅を狭
くするには限界がある。
【０００６】また、従来のこの構造では、コレクタ領域
５の深さがエミッタ領域６と同時に形成されているため
同じ深さであり、エミッタから注入された正孔は、コレ
クタ領域５の下を通り、ベース電極４に直接到達した
り、または埋込層２を迂回して直接半導体基板１に到達
し、コレクタ領域に到達しない正孔が増え、一層電流増
幅率を上げられないという問題がある。
５の深さがエミッタ領域６と同時に形成されているため
同じ深さであり、エミッタから注入された正孔は、コレ
クタ領域５の下を通り、ベース電極４に直接到達した
り、または埋込層２を迂回して直接半導体基板１に到達
し、コレクタ領域に到達しない正孔が増え、一層電流増
幅率を上げられないという問題がある。
【０００７】本発明はこのような状況に鑑み、エミッタ
から供給されるキャリヤを有効にコレクタに到達させ、
電流増幅率を向上させたラテラルトランジスタを提供す
ることを目的とする。
から供給されるキャリヤを有効にコレクタに到達させ、
電流増幅率を向上させたラテラルトランジスタを提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明によるラテラルト
ランジスタは、半導体基板に形成された埋込層上にｐ形
またはｎ形いずれか一方の第一の導電形で形成されたエ
ピタキシャル層に、該第一の導電形と反対の第二の導電
形の拡散領域を２箇所に形成してエミッタ領域、コレク
タ領域とするとともに、該エミッタ領域とコレクタ領域
で挟まれた前記エピタキシャル層をベース領域として構
成したラテラルトランジスタであって、前記コレクタ領
域が該コレクタ領域と同一の導電形でかつ該コレクタ領
域より低濃度に形成されたウェル領域内に形成されるこ
とにより、上記目的を達成するものである。
ランジスタは、半導体基板に形成された埋込層上にｐ形
またはｎ形いずれか一方の第一の導電形で形成されたエ
ピタキシャル層に、該第一の導電形と反対の第二の導電
形の拡散領域を２箇所に形成してエミッタ領域、コレク
タ領域とするとともに、該エミッタ領域とコレクタ領域
で挟まれた前記エピタキシャル層をベース領域として構
成したラテラルトランジスタであって、前記コレクタ領
域が該コレクタ領域と同一の導電形でかつ該コレクタ領
域より低濃度に形成されたウェル領域内に形成されるこ
とにより、上記目的を達成するものである。
【０００９】
【作用】本発明によれば、コレクタ領域をコレクタと同
一導電形で濃度の低いウェル領域に形成し、しかもその
ウェル領域は半導体基板に形成した埋込層にほぼ近接す
る位深く形成しているため、エミッタから注入されたキ
ャリヤが直接ベースや半導体基板に到達するのを防止
し、すべてコレクタに到達するため、電流増幅率を向上
するように作用する。
一導電形で濃度の低いウェル領域に形成し、しかもその
ウェル領域は半導体基板に形成した埋込層にほぼ近接す
る位深く形成しているため、エミッタから注入されたキ
ャリヤが直接ベースや半導体基板に到達するのを防止
し、すべてコレクタに到達するため、電流増幅率を向上
するように作用する。
【００１０】さらにウェル領域を形成しているため、熱
拡散の横広がりによりベース幅を狭くし易くコレクタ、
エミッタ間の距離を小さくすることができ、この面から
も電流増幅率を向上させるように作用する。
拡散の横広がりによりベース幅を狭くし易くコレクタ、
エミッタ間の距離を小さくすることができ、この面から
も電流増幅率を向上させるように作用する。
【００１１】
【実施例】つぎに、図面にしたがって本発明を詳細に説
明する。図１は本発明によるラテラルトランジスタの半
導体の断面構造を示す説明図である。同図において、１
〜７は図２と同じ部分を示し、８はｐウェルで、コレク
タ領域５を形成する前に濃度の低いｐ- 領域を埋込層２
に接する程度に形成したものである。このｐウェル８は
あまり浅いとエミッタから注入された正孔が、ベース４
や半導体基板１に抜けて従来と変らなくなるため、理想
的には埋込層２に接する程度に形成するのがよい。しか
しｐウェル８が埋込層２に接しなくても、エミッタ６に
対向するコレクタ４の面積が大きくなれば、エミッタ６
から注入される正孔を有効に利用できる割合が増加する
ため、効果はある。また逆に、あまり深くし過ぎると、
接合部の埋込層２の濃度が高くなり耐圧が弱くなり好ま
しくない。
明する。図１は本発明によるラテラルトランジスタの半
導体の断面構造を示す説明図である。同図において、１
〜７は図２と同じ部分を示し、８はｐウェルで、コレク
タ領域５を形成する前に濃度の低いｐ- 領域を埋込層２
に接する程度に形成したものである。このｐウェル８は
あまり浅いとエミッタから注入された正孔が、ベース４
や半導体基板１に抜けて従来と変らなくなるため、理想
的には埋込層２に接する程度に形成するのがよい。しか
しｐウェル８が埋込層２に接しなくても、エミッタ６に
対向するコレクタ４の面積が大きくなれば、エミッタ６
から注入される正孔を有効に利用できる割合が増加する
ため、効果はある。また逆に、あまり深くし過ぎると、
接合部の埋込層２の濃度が高くなり耐圧が弱くなり好ま
しくない。
【００１２】つぎに、このトランジスタの製造方法につ
いて説明する。まずｐ形半導体基板１にｎ+ 形の埋込層
２を形成するとともに、第一の導電形であるｎ形のエピ
タキシャル層３を形成する。この形成は、たとえば半導
体基板１の表面で埋込層形成部分にたとえば、イオン注
入の方法により、リン、ヒ素、アンチモンなどのドナー
不純物を注入しておき、エピタキシャル成長を行う。エ
ピタキシャル成長はたとえば、横型または縦型のエピタ
キシャル成長炉に半導体基板を配置し、1100℃位に昇温
して水素ガス、ジクロルシランおよびホスフィンの混合
ガスを導入すると炉内で化学反応してシリコンを生成
し、そのシリコンが半導体基板１上に堆積され、シリコ
ンの結晶層が成長する。この際ホスフィンの中のリンが
混入してエピタキシャル成長するため、ｎ形のエピタキ
シャル層が成長する。このジクロルシランの代りに四塩
化ケイ素（ＳｉＣｌ4）、トリクロルシラン（ＳｉＨＣ
ｌ3 ）、シラン（ＳｉＨ4）などを使用することもで
き、そのばあい、炉の温度は1200℃または1100℃にして
成長を行う。また不純物源のホスフィンの代りにアルシ
ン（ＡｓＨ3 ）などを使用することもできる。このエピ
タキシャル成長層３は５μｍ位成長するため18分位続け
る。そのエピタキシャル成長時に半導体基板１に注入し
た不純物がこの高温で拡散し、半導体基板１および、成
長したエピタキシャル層３に拡散し、高不純物濃度のｎ
+ 形の埋込層２が形成される。この埋込層２は正孔が底
面に向かうのを妨げるため形成する。
いて説明する。まずｐ形半導体基板１にｎ+ 形の埋込層
２を形成するとともに、第一の導電形であるｎ形のエピ
タキシャル層３を形成する。この形成は、たとえば半導
体基板１の表面で埋込層形成部分にたとえば、イオン注
入の方法により、リン、ヒ素、アンチモンなどのドナー
不純物を注入しておき、エピタキシャル成長を行う。エ
ピタキシャル成長はたとえば、横型または縦型のエピタ
キシャル成長炉に半導体基板を配置し、1100℃位に昇温
して水素ガス、ジクロルシランおよびホスフィンの混合
ガスを導入すると炉内で化学反応してシリコンを生成
し、そのシリコンが半導体基板１上に堆積され、シリコ
ンの結晶層が成長する。この際ホスフィンの中のリンが
混入してエピタキシャル成長するため、ｎ形のエピタキ
シャル層が成長する。このジクロルシランの代りに四塩
化ケイ素（ＳｉＣｌ4）、トリクロルシラン（ＳｉＨＣ
ｌ3 ）、シラン（ＳｉＨ4）などを使用することもで
き、そのばあい、炉の温度は1200℃または1100℃にして
成長を行う。また不純物源のホスフィンの代りにアルシ
ン（ＡｓＨ3 ）などを使用することもできる。このエピ
タキシャル成長層３は５μｍ位成長するため18分位続け
る。そのエピタキシャル成長時に半導体基板１に注入し
た不純物がこの高温で拡散し、半導体基板１および、成
長したエピタキシャル層３に拡散し、高不純物濃度のｎ
+ 形の埋込層２が形成される。この埋込層２は正孔が底
面に向かうのを妨げるため形成する。
【００１３】つぎにベース電極コンタクト用の高不純物
濃度を形成するため、ベース電極をとり出す位置にリン
などのドナー不純物を拡散する。この拡散はこの形成場
所を目抜いたマスキングをし、オキシ塩化リンのガス雰
囲気中で900℃、30分間の熱処理をすることにより行
う。
濃度を形成するため、ベース電極をとり出す位置にリン
などのドナー不純物を拡散する。この拡散はこの形成場
所を目抜いたマスキングをし、オキシ塩化リンのガス雰
囲気中で900℃、30分間の熱処理をすることにより行
う。
【００１４】つぎに、ｎ形のエピタキシャル層３のコレ
クタ領域形成場所にボロンなどのアクセプタ不純物を拡
散して第二の導電形であるｐ形のｐウェル８を形成す
る。このｐウェル８は濃度が1017cm-3程度になるように
不純物の注入を行う。またこのｐウェル８は埋込層２に
接する位行うため、1150℃、５時間位の熱処理を行う。
つづいてコレクタ領域とエミッタ領域を形成するため、
たとえばコレクタとエミッタ形成領域を目抜いたマスキ
ングをし、1015cm-2のインプラ後Ｈ2 雰囲気で1080℃、
35分の熱処理をすることにより、ボロンが拡散して第２
の導電形であるｐ+ 形層となりコレクタ領域５およびエ
ミッタ領域６を形成する。この際、不純物濃度は前述の
ｐウェル８より高濃度とし、電気伝導度を良くする。
クタ領域形成場所にボロンなどのアクセプタ不純物を拡
散して第二の導電形であるｐ形のｐウェル８を形成す
る。このｐウェル８は濃度が1017cm-3程度になるように
不純物の注入を行う。またこのｐウェル８は埋込層２に
接する位行うため、1150℃、５時間位の熱処理を行う。
つづいてコレクタ領域とエミッタ領域を形成するため、
たとえばコレクタとエミッタ形成領域を目抜いたマスキ
ングをし、1015cm-2のインプラ後Ｈ2 雰囲気で1080℃、
35分の熱処理をすることにより、ボロンが拡散して第２
の導電形であるｐ+ 形層となりコレクタ領域５およびエ
ミッタ領域６を形成する。この際、不純物濃度は前述の
ｐウェル８より高濃度とし、電気伝導度を良くする。
【００１５】このようにしてラテラルトランジスタが形
成され、各電極にオーミック配線をすることにより集積
回路を構成することができる。
成され、各電極にオーミック配線をすることにより集積
回路を構成することができる。
【００１６】なお前述の製法によれば、ｐウェルを形成
する工程が、従来の製造工程より増えるようにみえる。
しかし、実際の半導体集積回路を製造するばあいは、他
の回路素子を同時に沢山形成する。そのため、たとえ
ば、バイポーラとＣＭＯＳを同一チップに形成するＢＩ
−ＣＭＯＳのプロセスにおいては、ＮＭＯＳを形成する
とき、ｐウェルを形成するので、そのｐウェル形成と同
じ工程でラテラルトランジスタのｐウェルも形成できる
ため、とくに工程の増加ということにはならない。
する工程が、従来の製造工程より増えるようにみえる。
しかし、実際の半導体集積回路を製造するばあいは、他
の回路素子を同時に沢山形成する。そのため、たとえ
ば、バイポーラとＣＭＯＳを同一チップに形成するＢＩ
−ＣＭＯＳのプロセスにおいては、ＮＭＯＳを形成する
とき、ｐウェルを形成するので、そのｐウェル形成と同
じ工程でラテラルトランジスタのｐウェルも形成できる
ため、とくに工程の増加ということにはならない。
【００１７】以上の説明では、ラテラルｐｎｐトランジ
スタの例で、コレクタ形成領域にｐウェルを形成する例
について説明したが、これは半導体集積回路の構成上ｐ
ｎｐトランジスタを横型に形成するばあいが多いため
で、トランジスタの構造からはｎｐｎトランジスタでも
本発明を同様に適用できることはいうまでもない。
スタの例で、コレクタ形成領域にｐウェルを形成する例
について説明したが、これは半導体集積回路の構成上ｐ
ｎｐトランジスタを横型に形成するばあいが多いため
で、トランジスタの構造からはｎｐｎトランジスタでも
本発明を同様に適用できることはいうまでもない。
【００１８】実施例１
つぎに、本発明を具体的な実施例により、さらに詳細に
説明する。ｐ形シリコン基板１にヒ素の不純物を注入し
て、エピタキシャル成長炉でジクロルシラン、水素およ
びホスフィンの混合ガスを導入し、1100℃で18分処理
し、ｎ形エピタキシャル層３を５μｍ成長させた。つぎ
にベースコンタクト用不純物層４をオキシ塩化リンの雰
囲気で900 ℃、30分の熱処理をして形成したのち、ｐウ
ェル８を不純物濃度1017cm-3で、３μｍの深さになるよ
うにボロンを1014cm-2でイオン打込み後、Ｈ2 の雰囲気
で、1150℃、５時間の熱処理により形成した。ついでコ
レクタ、エミッタ領域が２μｍの深さになるようにボロ
ンを1015cm-2でイオン打込み後、Ｈ2 の雰囲気中で1080
℃、35分の熱処理を行った。その結果、このラテラルト
ランジスタの電流増幅率ｈfeは200 となり、従来のｐウ
ェル８がない同じ構造のラテラルトランジスタに比べ
て、約２倍となった。また基板をコレクタとする寄生ｐ
ｎｐトランジスタのｈfeは0.1 で、従来構造のラテラル
トランジスタに比べて約１／10に低減した。
説明する。ｐ形シリコン基板１にヒ素の不純物を注入し
て、エピタキシャル成長炉でジクロルシラン、水素およ
びホスフィンの混合ガスを導入し、1100℃で18分処理
し、ｎ形エピタキシャル層３を５μｍ成長させた。つぎ
にベースコンタクト用不純物層４をオキシ塩化リンの雰
囲気で900 ℃、30分の熱処理をして形成したのち、ｐウ
ェル８を不純物濃度1017cm-3で、３μｍの深さになるよ
うにボロンを1014cm-2でイオン打込み後、Ｈ2 の雰囲気
で、1150℃、５時間の熱処理により形成した。ついでコ
レクタ、エミッタ領域が２μｍの深さになるようにボロ
ンを1015cm-2でイオン打込み後、Ｈ2 の雰囲気中で1080
℃、35分の熱処理を行った。その結果、このラテラルト
ランジスタの電流増幅率ｈfeは200 となり、従来のｐウ
ェル８がない同じ構造のラテラルトランジスタに比べ
て、約２倍となった。また基板をコレクタとする寄生ｐ
ｎｐトランジスタのｈfeは0.1 で、従来構造のラテラル
トランジスタに比べて約１／10に低減した。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
コレクタ領域の形成場所に、そのコレクタ領域と同一導
電形で低濃度のウェル領域を形成しているため、マスキ
ングより狭いベース幅をコントロールすることができ
る。
コレクタ領域の形成場所に、そのコレクタ領域と同一導
電形で低濃度のウェル領域を形成しているため、マスキ
ングより狭いベース幅をコントロールすることができ
る。
【００２０】さらにウェル領域を埋込層とあたる位深く
形成しているため、エミッタから基板に抜ける正孔を阻
止し、有効にコレクタに収集することができる。
形成しているため、エミッタから基板に抜ける正孔を阻
止し、有効にコレクタに収集することができる。
【００２１】その結果、従来高い電流増幅率をえられな
いラテラルトランジスタにおいて、高い増幅率をえられ
る。しかも製造工程も増えず、他の素子製造との兼ね合
いで作り易いラテラルトランジスタを有効に利用できる
ようになり、半導体集積回路全体に及ぼす効果は大き
い。
いラテラルトランジスタにおいて、高い増幅率をえられ
る。しかも製造工程も増えず、他の素子製造との兼ね合
いで作り易いラテラルトランジスタを有効に利用できる
ようになり、半導体集積回路全体に及ぼす効果は大き
い。
【図１】本発明によるラテラルトランジスタの一実施例
の断面構造を示す説明図である。
の断面構造を示す説明図である。
【図２】従来のラテラルトランジスタの断面構造を示す
説明図である。
説明図である。
１ 半導体基板
２ 埋込層
３ エピタキシャル層
５ コレクタ領域
６ エミッタ領域
８ ウェル領域
Ｗb ベース幅
Claims (2)
- 【請求項１】 半導体基板に形成された埋込層上にｐ形
またはｎ形いずれか一方の第一の導電形で形成されたエ
ピタキシャル層に、該第一の導電形と反対の第二の導電
形の拡散領域を２箇所に形成してエミッタ領域、コレク
タ領域とするとともに、該エミッタ領域とコレクタ領域
で挟まれた前記エピタキシャル層をベース領域として構
成したラテラルトランジスタであって、前記コレクタ領
域が該コレクタ領域と同一の導電形でかつ該コレクタ領
域より低濃度に形成されたウェル領域内に形成されてな
るラテラルトランジスタ。 - 【請求項２】 前記ウェル領域が前記埋込層に接して形
成されてなる請求項１記載のラテラルトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187764A JP2859760B2 (ja) | 1991-07-26 | 1991-07-26 | ラテラルトランジスタおよびその製法 |
| US07/900,386 US5347156A (en) | 1991-07-26 | 1992-06-18 | Lateral bipolar transistor with a particular collector structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187764A JP2859760B2 (ja) | 1991-07-26 | 1991-07-26 | ラテラルトランジスタおよびその製法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0536701A true JPH0536701A (ja) | 1993-02-12 |
| JP2859760B2 JP2859760B2 (ja) | 1999-02-24 |
Family
ID=16211801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187764A Expired - Fee Related JP2859760B2 (ja) | 1991-07-26 | 1991-07-26 | ラテラルトランジスタおよびその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5347156A (ja) |
| JP (1) | JP2859760B2 (ja) |
Families Citing this family (11)
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|---|---|---|---|---|
| DE19520182C2 (de) * | 1995-06-01 | 2003-06-18 | Infineon Technologies Ag | Bipolartransistor vom pnp-Typ |
| JPH10189755A (ja) * | 1996-12-20 | 1998-07-21 | Nec Corp | 半導体装置及びその製造方法 |
| EP0881688A1 (en) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.r.l. | PNP lateral bipolar electronic device |
| US5969561A (en) * | 1998-03-05 | 1999-10-19 | Diablo Research Company, Llc | Integrated circuit having a variable RF resistor |
| US6611044B2 (en) * | 1998-09-11 | 2003-08-26 | Koninklijke Philips Electronics N.V. | Lateral bipolar transistor and method of making same |
| US6563193B1 (en) * | 1999-09-28 | 2003-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7100690B2 (en) * | 2000-07-13 | 2006-09-05 | Halliburton Energy Services, Inc. | Gravel packing apparatus having an integrated sensor and method for use of same |
| US6465870B2 (en) * | 2001-01-25 | 2002-10-15 | International Business Machines Corporation | ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region |
| JP2007180243A (ja) * | 2005-12-27 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2007180242A (ja) * | 2005-12-27 | 2007-07-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| DE102006035121B4 (de) * | 2006-07-28 | 2011-05-19 | Infineon Technologies Ag | Bipolartransistor mit reduziertem Substratstrom |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57183068A (en) * | 1981-04-24 | 1982-11-11 | Nat Semiconductor Corp | Integrated circuit lateral transistor |
| JPS59181058A (ja) * | 1983-03-30 | 1984-10-15 | Nec Corp | 半導体装置 |
| JPS62141765A (ja) * | 1985-12-16 | 1987-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6393154A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 半導体装置 |
| JPH031544A (ja) * | 1989-05-29 | 1991-01-08 | Sharp Corp | ラテラルトランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4804634A (en) * | 1981-04-24 | 1989-02-14 | National Semiconductor Corporation | Integrated circuit lateral transistor structure |
| DE68925116T2 (de) * | 1989-06-28 | 1996-05-09 | Sgs Thomson Microelectronics | In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür |
-
1991
- 1991-07-26 JP JP3187764A patent/JP2859760B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-18 US US07/900,386 patent/US5347156A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183068A (en) * | 1981-04-24 | 1982-11-11 | Nat Semiconductor Corp | Integrated circuit lateral transistor |
| JPS59181058A (ja) * | 1983-03-30 | 1984-10-15 | Nec Corp | 半導体装置 |
| JPS62141765A (ja) * | 1985-12-16 | 1987-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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| JPH031544A (ja) * | 1989-05-29 | 1991-01-08 | Sharp Corp | ラテラルトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5347156A (en) | 1994-09-13 |
| JP2859760B2 (ja) | 1999-02-24 |
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