JPH0536754B2 - - Google Patents
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- JPH0536754B2 JPH0536754B2 JP59051304A JP5130484A JPH0536754B2 JP H0536754 B2 JPH0536754 B2 JP H0536754B2 JP 59051304 A JP59051304 A JP 59051304A JP 5130484 A JP5130484 A JP 5130484A JP H0536754 B2 JPH0536754 B2 JP H0536754B2
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- JP
- Japan
- Prior art keywords
- coupled
- output
- transistor
- line
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一般的には、論理回路に係り、更に
具体的には、論理回路の不確定出力をDCテスト
を用いてテストすることを可能にする回路に係
る。
具体的には、論理回路の不確定出力をDCテスト
を用いてテストすることを可能にする回路に係
る。
論理回路の或るものは、それらの実施に於て、
そのような回路に必要とされるテストのレベルを
著しく複雑にする欠陥特性を示す。例えばスタツ
ク（縮退）故障はDCテストにより検出すること
が可能であるが、出力レベルを不確定即ち同一の
電圧レベルにしてしまう欠陥はDCテストを用い
て検出することが不可能である。論理チエインに
於ける１つの回路が不確定出力を生じるときは、
該論理チエインの次の回路の動作を予測すること
ができない。これまで、そのような欠陥回路の応
答を予測することができなかつたので、そのよう
な不確定出力を生じる欠陥を標準的なDCテスト
技術によつてテストすることは不可能であつた。
そのような回路に必要とされるテストのレベルを
著しく複雑にする欠陥特性を示す。例えばスタツ
ク（縮退）故障はDCテストにより検出すること
が可能であるが、出力レベルを不確定即ち同一の
電圧レベルにしてしまう欠陥はDCテストを用い
て検出することが不可能である。論理チエインに
於ける１つの回路が不確定出力を生じるときは、
該論理チエインの次の回路の動作を予測すること
ができない。これまで、そのような欠陥回路の応
答を予測することができなかつたので、そのよう
な不確定出力を生じる欠陥を標準的なDCテスト
技術によつてテストすることは不可能であつた。
従つて、通常不確定出力を生ぜしめるような回
路中の欠陥を容易にテスト可能にすることが望ま
れていた。
路中の欠陥を容易にテスト可能にすることが望ま
れていた。
本発明は、論理回路の出力状態が回路の故障に
より不確定状態となる場合にその出力線にいずれ
か一方の論理状態を取らせるようにバイアスする
信号を出力線に対して与え得るような手段を設け
た論理回路を提供する。上記手段を用いれば、不
確定出力を生じる故障が生じたゲートが存在した
としても、その出力はあたかもスタツク故障のよ
うにふるまうので、この故障は通常のDCテスト
により容易に検出することができる。本発明の一
態様によれば、論理回路はカスコード回路であ
り、その出力線対には抵抗及びダイオードを介し
て１対の電圧入力が接続されている。テスト時に
は、ここに所望の電圧入力が与えられ、出力線の
一方の電圧を低下させようとする。このバイアス
は小さいので、回路が正常に動作している時は上
記電圧入力は出力線の状態に影響を与えないが、
回路の出力が不確定の場合はそれによつて出力線
の状態が決定され、回路はあたかもスタツク故障
を有するかのような出力を供給する。従つて不確
定出力の故障を有するような回路が論理回路網中
に存在しても、それは容易に検出することができ
る。
より不確定状態となる場合にその出力線にいずれ
か一方の論理状態を取らせるようにバイアスする
信号を出力線に対して与え得るような手段を設け
た論理回路を提供する。上記手段を用いれば、不
確定出力を生じる故障が生じたゲートが存在した
としても、その出力はあたかもスタツク故障のよ
うにふるまうので、この故障は通常のDCテスト
により容易に検出することができる。本発明の一
態様によれば、論理回路はカスコード回路であ
り、その出力線対には抵抗及びダイオードを介し
て１対の電圧入力が接続されている。テスト時に
は、ここに所望の電圧入力が与えられ、出力線の
一方の電圧を低下させようとする。このバイアス
は小さいので、回路が正常に動作している時は上
記電圧入力は出力線の状態に影響を与えないが、
回路の出力が不確定の場合はそれによつて出力線
の状態が決定され、回路はあたかもスタツク故障
を有するかのような出力を供給する。従つて不確
定出力の故障を有するような回路が論理回路網中
に存在しても、それは容易に検出することができ
る。
図示されているカスコード論理回路は、出力関
数及びその補数が殆ど同時に伝播され、又上記回
路が出力及び入力条件に従つて修正されても、上
記回路により設定された排他的機能の種々の状態
に対応する相互に排他的な多数の導電性部分の１
つに依存するように上記回路が常に動作するとい
うユニークな特性を有する、極めて高速度の排他
的論理機能を与える。
数及びその補数が殆ど同時に伝播され、又上記回
路が出力及び入力条件に従つて修正されても、上
記回路により設定された排他的機能の種々の状態
に対応する相互に排他的な多数の導電性部分の１
つに依存するように上記回路が常に動作するとい
うユニークな特性を有する、極めて高速度の排他
的論理機能を与える。
図に於て、２対のトランジスタ１０，１１，１
２及び１３が示されている。トランジスタ１０及
び１３のコレクタは、相互に結合されて、第一出
力線１６に結合されており、又抵抗１４を経て電
源２０に結合されている。同様に、トランジスタ
１１及び１２のコレクタは、相互に結合されて、
第２出力線１７に結合されており、又抵抗１５を
経て電源２０に結合されている。トランジスタ１
０及び１１のエミツタは、相互に結合されて、ト
ランジスタ２１のコレクタに結合されている。同
様に、トランジスタ１２及び１３のエミツタは、
相互に結合されて、トランジスタ２２のコレクタ
に結合されており、トランジスタ２２のエミツタ
は、トランジスタ２１のエミツタと相互に結合さ
れて、トランジスタ２３及び２４のコレクタに結
合されている。トランジスタ１０及び１１のエミ
ツタは又、トランジスタ２５のコレクタに結合さ
れており、トランジスタ２５のエミツタは、トラ
ンジスタ２３のエミツタと相互に結合されてい
る。トランジスタ１２及び１３のエミツタは又、
トランジスタ２６のコレクタに結合されており、
トランジスタ２６のエミツタは、トランジスタ２
４のエミツタと相互に結合されている。トランジ
スタ２３及び２５のエミツタは又、トランジスタ
２７のコレクタに結合されており、トランジスタ
２６及び２４のエミツタは又、トランジスタ２８
のコレクタに結合されている。トランジスタ２８
のエミツタは、トランジスタ２７のエミツタと相
互に結合されて、トランジスタ２９のコレクタに
結合されており、トランジスタ２９のエミツタ
は、抵抗３０を経て負の電源３１に結合されてい
る。
２及び１３が示されている。トランジスタ１０及
び１３のコレクタは、相互に結合されて、第一出
力線１６に結合されており、又抵抗１４を経て電
源２０に結合されている。同様に、トランジスタ
１１及び１２のコレクタは、相互に結合されて、
第２出力線１７に結合されており、又抵抗１５を
経て電源２０に結合されている。トランジスタ１
０及び１１のエミツタは、相互に結合されて、ト
ランジスタ２１のコレクタに結合されている。同
様に、トランジスタ１２及び１３のエミツタは、
相互に結合されて、トランジスタ２２のコレクタ
に結合されており、トランジスタ２２のエミツタ
は、トランジスタ２１のエミツタと相互に結合さ
れて、トランジスタ２３及び２４のコレクタに結
合されている。トランジスタ１０及び１１のエミ
ツタは又、トランジスタ２５のコレクタに結合さ
れており、トランジスタ２５のエミツタは、トラ
ンジスタ２３のエミツタと相互に結合されてい
る。トランジスタ１２及び１３のエミツタは又、
トランジスタ２６のコレクタに結合されており、
トランジスタ２６のエミツタは、トランジスタ２
４のエミツタと相互に結合されている。トランジ
スタ２３及び２５のエミツタは又、トランジスタ
２７のコレクタに結合されており、トランジスタ
２６及び２４のエミツタは又、トランジスタ２８
のコレクタに結合されている。トランジスタ２８
のエミツタは、トランジスタ２７のエミツタと相
互に結合されて、トランジスタ２９のコレクタに
結合されており、トランジスタ２９のエミツタ
は、抵抗３０を経て負の電源３１に結合されてい
る。
トランジスタ１０及び１２のベースは、同一の
入力端子３２に結合されている。同様に、トラン
ジスタ１１及び１３のベースは、同一の入力端子
３３に結合されている。端子３３に加えられてい
る信号は、端子３２に加えられている信号の補数
である。同様に、トランジスタ２１のベースは、
端子３４に結合されており、トランジスタ２２の
ベースは、端子３４に加えられた信号の補数であ
る信号を受取る端子３５に結合されている。この
場合にも、トランジスタ２３及び２６のベースが
共通の端子３６に結合されており、トランジスタ
２４及び２５のベースがもう１つの共通端子３７
に結合されている。端子３６は信号線に結合され
ているが、端子３７は端子３６に加えられた信号
源の補数に結合されている。トランジスタ２７の
ベースは端子３８を経て信号源に結合されている
が、トランジスタ２８のベースは端子３９を経て
上記信号源の補数に結合されている。トランジス
タ２８のベースは、常にオン状態の調整された正
の電源４０に結合されている。更に、ダイオード
４４と直列に接続された抵抗４２より成るインピ
ーダンスを介して、電源５０が線１６に結合され
ている。同様に、ダイオード４５と直列に接続さ
れた抵抗４３より成る異なるインピーダンスを介
して、更にもう１つの電源５１が線１７に結合さ
れている。
入力端子３２に結合されている。同様に、トラン
ジスタ１１及び１３のベースは、同一の入力端子
３３に結合されている。端子３３に加えられてい
る信号は、端子３２に加えられている信号の補数
である。同様に、トランジスタ２１のベースは、
端子３４に結合されており、トランジスタ２２の
ベースは、端子３４に加えられた信号の補数であ
る信号を受取る端子３５に結合されている。この
場合にも、トランジスタ２３及び２６のベースが
共通の端子３６に結合されており、トランジスタ
２４及び２５のベースがもう１つの共通端子３７
に結合されている。端子３６は信号線に結合され
ているが、端子３７は端子３６に加えられた信号
源の補数に結合されている。トランジスタ２７の
ベースは端子３８を経て信号源に結合されている
が、トランジスタ２８のベースは端子３９を経て
上記信号源の補数に結合されている。トランジス
タ２８のベースは、常にオン状態の調整された正
の電源４０に結合されている。更に、ダイオード
４４と直列に接続された抵抗４２より成るインピ
ーダンスを介して、電源５０が線１６に結合され
ている。同様に、ダイオード４５と直列に接続さ
れた抵抗４３より成る異なるインピーダンスを介
して、更にもう１つの電源５１が線１７に結合さ
れている。
図に示されている基本的カスコード回路の動作
は、図から明らかである。上記回路が電源２０及
び電源３１だけに接続され、トランジスタ２９を
除く全てのトランジスタのベースに信号が加えら
れていない場合には、上記回路は導通せず、出力
線１６及び１７に生じる電圧レベルは実質的に電
源２０の電圧レベルであり、それらの線は謂ゆる
“高電圧レベル”にある。しかしながら、選択さ
れたトランジスタがターン・オンされて、電源２
０と電源３１との間に電流が流れた場合には、出
力線１６及び１７の一方に於ける信号レベルが低
下して、謂ゆる“低電位レベル”になる。例え
ば、端子３２，３４，３６及び３８が全て正にさ
れて、トランジスタ１０，１２，２１，２３，２
６及び２７がターン・オンされた場合を仮定す
る。トランジスタ１２及び２６はターン・オンさ
れても、端子３５及び３９が端子３４及び３８に
加えられた信号の補数である信号に結合されてい
るために、トランジスタ２２及び２８が導通しな
いので、即ち負にバイアスされていて、トランジ
スタ２２及び２８をオフにするので、それらのト
ランジスタ１２及び２６は効果を与えない。従つ
て、電源２０と電源３１との間には、抵抗１４、
トランジスタ１０，２１，２３，２７及び４０並
びに抵抗３０を経て、１つの所定の電流通路しか
存在せず、線１６が低電圧レベルになる。電源２
０から抵抗１５を経て電源３１への電流径路は導
通していないので、線１７が高電圧レベルに保た
れ、線１６と線１７との間に差動信号が生じる。
は、図から明らかである。上記回路が電源２０及
び電源３１だけに接続され、トランジスタ２９を
除く全てのトランジスタのベースに信号が加えら
れていない場合には、上記回路は導通せず、出力
線１６及び１７に生じる電圧レベルは実質的に電
源２０の電圧レベルであり、それらの線は謂ゆる
“高電圧レベル”にある。しかしながら、選択さ
れたトランジスタがターン・オンされて、電源２
０と電源３１との間に電流が流れた場合には、出
力線１６及び１７の一方に於ける信号レベルが低
下して、謂ゆる“低電位レベル”になる。例え
ば、端子３２，３４，３６及び３８が全て正にさ
れて、トランジスタ１０，１２，２１，２３，２
６及び２７がターン・オンされた場合を仮定す
る。トランジスタ１２及び２６はターン・オンさ
れても、端子３５及び３９が端子３４及び３８に
加えられた信号の補数である信号に結合されてい
るために、トランジスタ２２及び２８が導通しな
いので、即ち負にバイアスされていて、トランジ
スタ２２及び２８をオフにするので、それらのト
ランジスタ１２及び２６は効果を与えない。従つ
て、電源２０と電源３１との間には、抵抗１４、
トランジスタ１０，２１，２３，２７及び４０並
びに抵抗３０を経て、１つの所定の電流通路しか
存在せず、線１６が低電圧レベルになる。電源２
０から抵抗１５を経て電源３１への電流径路は導
通していないので、線１７が高電圧レベルに保た
れ、線１６と線１７との間に差動信号が生じる。
これらのカスコード回路に於ては、線１６及び
１７の出力を不確定にする欠陥が生じる場合があ
る。不確定出力とは、入力端子に加えられた信号
に関係なく、線１６及び１７上の出力が実質的に
同一の電圧レベルになるような出力として定義さ
れ、それらの線に結合されている次の論理回路の
出力が予測不可能となる。そのような不確定出力
を生ぜしめる欠陥には、例えば、上記回路のトラ
ンジスタに於けるベース・エミツタ短絡又はコレ
クタ開放等がある。
１７の出力を不確定にする欠陥が生じる場合があ
る。不確定出力とは、入力端子に加えられた信号
に関係なく、線１６及び１７上の出力が実質的に
同一の電圧レベルになるような出力として定義さ
れ、それらの線に結合されている次の論理回路の
出力が予測不可能となる。そのような不確定出力
を生ぜしめる欠陥には、例えば、上記回路のトラ
ンジスタに於けるベース・エミツタ短絡又はコレ
クタ開放等がある。
そのような不確定出力を生ぜしめるそのような
欠陥は、論理回路全体の標準的なDCテスト技術
によるテストを不可能にする。本発明は、上記問
題を解決するために、テスト中に出力線１６及び
１７を電気的に不平衡にすることにより、そのよ
うな回路に於てそのような故障を検出することを
開示している。上記回線が線１６が高電位になる
ように不平衡にされた場合には、線１６が高電圧
レベルであり、線１７が低電圧レベルであるもの
として、不確定出力が解釈される。これと反対
に、上記回路が線１７が高電位になるように不平
衡にされた場合には、線１６が低電圧レベルであ
り、線１７が高電圧レベルであるものとして、不
確定出力が解釈される。
欠陥は、論理回路全体の標準的なDCテスト技術
によるテストを不可能にする。本発明は、上記問
題を解決するために、テスト中に出力線１６及び
１７を電気的に不平衡にすることにより、そのよ
うな回路に於てそのような故障を検出することを
開示している。上記回線が線１６が高電位になる
ように不平衡にされた場合には、線１６が高電圧
レベルであり、線１７が低電圧レベルであるもの
として、不確定出力が解釈される。これと反対
に、上記回路が線１７が高電位になるように不平
衡にされた場合には、線１６が低電圧レベルであ
り、線１７が高電圧レベルであるものとして、不
確定出力が解釈される。
上記回路のテストに於ては、不確定出力を生ぜ
しめることにより典型的にACテストを必要とす
るような欠陥をDCテスト装置を用いてテストす
ることができるように、初めに線１６が線１７に
対して高電位に不平衡にされ、次に線１７が線１
６に対して高電位に不平衡にされることが必要で
ある。
しめることにより典型的にACテストを必要とす
るような欠陥をDCテスト装置を用いてテストす
ることができるように、初めに線１６が線１７に
対して高電位に不平衡にされ、次に線１７が線１
６に対して高電位に不平衡にされることが必要で
ある。
そのために、上記カスコード回路は、図に示さ
れている如く、２つの電源５０及び５１を適当な
インピーダンス回路網により線１６及び１７に結
合させることによつて修正されている。それらの
回路網は、図に示されている如く、ダイオード４
４及び４５と直列に接続された抵抗４２及び４３
より成る。従つて、電源５０は、ダイオード４４
及び抵抗４２を経て線１６に結合されており、電
源５１は抵抗４３及びダイオード４５を経て線１
７に結合されている。このように、上記カスコー
ド回路の各回路出力に対して、更に１つの出力線
及びインピーダンス、即ちダイオードと抵抗との
組合せが加えられねばならない。
れている如く、２つの電源５０及び５１を適当な
インピーダンス回路網により線１６及び１７に結
合させることによつて修正されている。それらの
回路網は、図に示されている如く、ダイオード４
４及び４５と直列に接続された抵抗４２及び４３
より成る。従つて、電源５０は、ダイオード４４
及び抵抗４２を経て線１６に結合されており、電
源５１は抵抗４３及びダイオード４５を経て線１
７に結合されている。このように、上記カスコー
ド回路の各回路出力に対して、更に１つの出力線
及びインピーダンス、即ちダイオードと抵抗との
組合せが加えられねばならない。
上記回路の通常の動作に於て、電源５０及び５
１は、電源２０上に生じる電圧に等しい又はそれ
よりも正の電圧にセツトされて、ダイオード４４
及び４５が非導通状態にされる。この場合、上記
回路は、何ら修正されていないかの如く動作す
る。例えば、電源５０に於ける電圧を線１６に於
ける電圧よりも低いレベルに低下させることによ
り、ダイオード４４が順方向バイアスになり、電
源２０から抵抗１４及び４２並びにダイオード４
４を経て電源５０に電流が流れる。従つて、線１
６に於ける電圧が、その電流の流れによつて低下
する。加えられる不平衡の大きさは、通常の電圧
レベルの大きさよりも実質的に小さくなければな
らない。この動作は上記回路を効果的に線１７を
高電位に不平衡にし、即ち線１６が低電圧レベル
になつて、線１７は変化しない。電圧を逆にする
ことにより、同様に、上記回路が線１６を高電位
に不平衡にされる。
１は、電源２０上に生じる電圧に等しい又はそれ
よりも正の電圧にセツトされて、ダイオード４４
及び４５が非導通状態にされる。この場合、上記
回路は、何ら修正されていないかの如く動作す
る。例えば、電源５０に於ける電圧を線１６に於
ける電圧よりも低いレベルに低下させることによ
り、ダイオード４４が順方向バイアスになり、電
源２０から抵抗１４及び４２並びにダイオード４
４を経て電源５０に電流が流れる。従つて、線１
６に於ける電圧が、その電流の流れによつて低下
する。加えられる不平衡の大きさは、通常の電圧
レベルの大きさよりも実質的に小さくなければな
らない。この動作は上記回路を効果的に線１７を
高電位に不平衡にし、即ち線１６が低電圧レベル
になつて、線１７は変化しない。電圧を逆にする
ことにより、同様に、上記回路が線１６を高電位
に不平衡にされる。
本発明によれば、選択された入力を出力線に加
えることによつて出力線を不平衡にする事によつ
て、本来不確定出力を生じるような欠陥をDCス
タツク故障テストによつてテストすることが可能
となつた。
えることによつて出力線を不平衡にする事によつ
て、本来不確定出力を生じるような欠陥をDCス
タツク故障テストによつてテストすることが可能
となつた。
図は本発明を用いたカスコード論理回路を示す
概略図である。 １０乃至１３及び２１乃至２９……トランジス
タ、１４，１５，３０，４２，４３……抵抗、１
６，１７……出力線、２０，３１，４０，５０，
５１……電源、３２乃至３９……入力端子、４
４，４５……ダイオード。
概略図である。 １０乃至１３及び２１乃至２９……トランジス
タ、１４，１５，３０，４２，４３……抵抗、１
６，１７……出力線、２０，３１，４０，５０，
５１……電源、３２乃至３９……入力端子、４
４，４５……ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 一対の出力線と第二の電圧源の間に結合され
た複数の論理回路と、 第一の電圧源と前記一対の出力線各々の間にそ
れぞれ結合された第一及び第二のインピーダンス
手段と、 前記一対の出力線が不確定状態になつた時に、
前記一対の出力線を相異なる電圧レベルの不平衡
状態にするために、第三のインピーダンス手段を
介して少なくとも一つの前記出力線に接続された
電圧降下手段と、からなる論理回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US517140 | 1983-07-25 | ||
| US06/517,140 US4604531A (en) | 1983-07-25 | 1983-07-25 | Imbalance circuits for DC testing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028325A JPS6028325A (ja) | 1985-02-13 |
| JPH0536754B2 true JPH0536754B2 (ja) | 1993-05-31 |
Family
ID=24058530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59051304A Granted JPS6028325A (ja) | 1983-07-25 | 1984-03-19 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4604531A (ja) |
| EP (1) | EP0133215B1 (ja) |
| JP (1) | JPS6028325A (ja) |
| DE (1) | DE3479780D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100716A (en) * | 1998-09-17 | 2000-08-08 | Nortel Networks Corporation | Voltage excursion detection apparatus |
| US7604589B2 (en) * | 2003-10-01 | 2009-10-20 | Given Imaging, Ltd. | Device, system and method for determining orientation of in-vivo devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2964652A (en) * | 1956-11-15 | 1960-12-13 | Ibm | Transistor switching circuits |
| US3505535A (en) * | 1967-01-03 | 1970-04-07 | Ibm | Digital circuit with antisaturation collector load network |
| US3541441A (en) * | 1969-02-17 | 1970-11-17 | Ibm | Test system for evaluating amplitude and response characteristics of logic circuits |
| US3795859A (en) * | 1972-07-03 | 1974-03-05 | Ibm | Method and apparatus for determining the electrical characteristics of a memory cell having field effect transistors |
| US4041326A (en) * | 1976-07-12 | 1977-08-09 | Fairchild Camera And Instrument Corporation | High speed complementary output exclusive OR/NOR circuit |
| JPS5478943A (en) * | 1977-12-06 | 1979-06-23 | Fujitsu Ltd | Detection circuit of tri-state output |
-
1983
- 1983-07-25 US US06/517,140 patent/US4604531A/en not_active Expired - Lifetime
-
1984
- 1984-03-19 JP JP59051304A patent/JPS6028325A/ja active Granted
- 1984-07-03 DE DE8484107675T patent/DE3479780D1/de not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0133215B1 (en) | 1989-02-01 |
| JPS6028325A (ja) | 1985-02-13 |
| EP0133215A1 (en) | 1985-02-20 |
| DE3479780D1 (en) | 1989-10-19 |
| US4604531A (en) | 1986-08-05 |
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